中國上海，2023年8月——高性能FPGA芯片和嵌入式FPGA IP(eFPGA IP)領域內的先鋒企業(yè)Achronix半導體公司日前宣布：為幫助用戶利用先進的Speedcore eFPGA IP來構建先進的chiplet解決方案，公司開通專用網頁介紹相關技術，以幫助用戶快速構建新一代高靈活性、高性價比的chiplet產品， chiplet設計和開發(fā)人員可以透過該公司網站獲得有關Speedcore eFPGA IP的全面支持。中國客戶亦可以通過Achronix在中國的服務團隊得到同樣的支持。

Speedcore? eFPGA IP可以通過各種形式進行部署，包括集成到一個由客戶定義的chiplet中，該chiplet可以通過2.5D互連技術部署到系統(tǒng)級封裝(SiP)方案中。SiP集成通常采用三種模式：第一種，基于成本最低的有機基板，但這種模式不會提供晶粒(die)之間的最高互連密度;第二種，基于具有重布線層(RDL)的中介層可以提高互連密度，但其更加昂貴;最后一種，硅內中介層可提供最高的互連密度，并且與高帶寬存儲器(HBM)相兼容，但其成本最高。

與獨立FPGA芯片解決方案相比，chiplet解決方案可以使設計人員減少所需電路板空間，且對比獨立FPGA來說可以實現(xiàn)新的集成可能性。使用基于 Speedcore eFPGA IP 的定制chiplet解決方案，設計人員需要指定chiplet與其ASIC晶粒之間所使用的互連技術。Speedcore eFPGA IP與chiplet互連技術無關，具有的互連密度和性能，可使之與所有各種2.5D互連技術協(xié)同工作。設計人員可以完全自主定義Speedcore eFPGA中的邏輯、DSP模塊和內存數量，以滿足其應用需求。

與僅僅集成FPGA裸die相比較，基于Speedcore eFPGA IP的chiplet具有更多優(yōu)勢

通常來說，設計人員想要開發(fā)一款集成了ASIC和FPGA的解決方案，他們就需要從FPGA供應商那里購買裸die，但這種方法具有一定的挑戰(zhàn)性：

· FPGA供應商通常不支持裸die業(yè)務，因為它需要進行定制化處理和測試

· 獨立FPGA芯片通常不具有系統(tǒng)級封裝集成所需的I/O結構

· 獨立FPGA芯片未針對這些類型的應用進行優(yōu)化，這會導致功耗過高、封裝要求增加和die內帶寬限制

另一方面，通過使用基于Speedcore eFPGA IP來構建的chiplet，設計人員可獲得以下益處：

· 只包含其應用所需的特定功能，從而實現(xiàn)更低的功耗和成本

· 可對chiplet和ASIC之間的接口進行優(yōu)化，以最小的延遲來獲得最大帶寬

· 基于面積優(yōu)化的eFPGA IP chiplet具有更小的封裝尺寸

基于Speedcore eFPGA IP的chiplet比單片集成eFPGA和ASIC具有更多的優(yōu)勢

尋求最高集成度的設計人員可以選擇去開發(fā)一款包含Speedcore eFPGA IP的單芯片ASIC。然而，在某些應用中，單芯片集成無法實現(xiàn)某些產品靈活性，而這在使用基于chiplet的方案中就有更多靈活性。

對比eFPGA和ASIC集成方案，使用基于eFPGA IP的chiplet，設計人員可以得到更多的益處，例如：

· 企業(yè)可以構建不帶FPGA chiplet的獨特產品解決方案(不同的SKU)，以防止出現(xiàn)不需要FPGA靈活性的情況，從而降低成本和功耗。

· eFPGA還可以支持不同的工藝技術，以防止某種eFPGA工藝技術不匹配ASIC的最佳工藝技術。常見的案例如使用混合信號技術構建的ASIC，或采用與這/某種eFPGA IP工藝不匹配的工藝技術來構建的ASIC。

即刻開始使用Speedcore eFPGA IP Chiplet

開發(fā)Speedcore eFPGA IP chiplet的設計流程與開發(fā)集成Speedcore eFPGA IP的ASIC的設計流程相同。這種經過驗證的設計流程，使設計人員可以利用既有工具和流程去輕松地開發(fā)一個基于Speedcore eFPGA IP的chiplet。