業(yè)內(nèi)消息，上周北京大學彭練矛院士/張志勇教授團隊研究出一款基于陣列碳納米管的 90nm 碳納米管晶體管，該技術(shù)可使碳納米晶體管工藝高度集成，并在該基礎上探索將碳基晶體管進一步縮減到 10nm 節(jié)點的可能性。

研究中，通過利用該團隊此前研發(fā)的碳納米管陣列薄膜，以及借助縮減晶體管柵長和源漏接觸長度的手段，研究團隊制備出柵間距(CGP， contacted gate pitch)為175nm的碳納米管晶體管，其開態(tài)電流達到2.24mA/μm、峰值跨導gm為1.64mS/μm。相比45nm的硅基商用節(jié)點器件，該晶體管的性能更高。

在此基礎上，該研究團隊還通過器件版圖的優(yōu)化制備了整體面積僅為0.976 μm2的6晶體管(6T)靜態(tài)隨機存取存儲器(SRAM)單元，對應于90 nm節(jié)點商用硅基CMOS工藝的SRAM單元面積(1μm2)。在主流的數(shù)字集成電路技術(shù)中，SRAM單元面積是衡量實際集成密度的重要參數(shù)，以往研究的碳基6T SRAM單元面積(以往均大于2000 μm2)遠大于90nm的硅基SRAM，此次是首次采用非硅基半導體材料制備出整體面積小于1 μm2的6T SRAM單元，這表明碳基數(shù)字集成電路完全可以滿足90nm技術(shù)節(jié)點的集成度需求。

除此之外，該研究團隊還提出全接觸(Full Contact)結(jié)構(gòu)，結(jié)合了側(cè)面接觸(SideContact)和末端接觸(EndContact)的載流子注入機制，讓器件表現(xiàn)出更低的接觸電阻(~ 90 Ω·μm)，同時具有更弱的接觸長度依賴性?；贔ullContact結(jié)構(gòu)，研究團隊將碳管晶體管CGP縮減至55 nm，對應10 nm技術(shù)節(jié)點，同時性能優(yōu)于硅基10 nm 節(jié)點PMOS晶體管，說明碳基芯片完全可以取代更小節(jié)點的硅基芯片。

據(jù)悉，碳基芯片技術(shù)是一種利用碳元素代替硅元素來制造芯片的技術(shù)，相較于傳統(tǒng)的硅基芯片，使用碳納米晶體管的碳基芯片具有更高的運行速度、更低的功耗、更高的計算精度和更好的耐用性等優(yōu)勢。

碳基芯片可以在更大的工藝節(jié)點上實現(xiàn)更高的性能，例如以石墨烯制成的碳基芯片性能將會是硅基芯片的10倍，但功耗卻能降到四分之一，而一旦達到商用級別，碳基芯片只需要14nm就足以匹敵5nm的硅基芯片，在硅基芯片即將觸碰理論極限的情況下，碳基芯片成為了未來電子行業(yè)的重要發(fā)展方向之一。

雖然該團隊目前采用的工藝主要基于實驗室，而非標準的工業(yè)化技術(shù)，比如現(xiàn)階段研究學界廣泛使用的剝離工藝,根本無法滿足大規(guī)模集成電路的實際需求，因此需要換成業(yè)界標準的干法刻蝕工藝。對此，張志勇表示：“我們在碳基材料和器件制備領域掌握了核心技術(shù)，并已初步打通材料、器件和芯片展示的主要環(huán)節(jié)，具備面向未來的技術(shù)推進能力和設備升級能力?！?