EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，利用EDA工具電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程在計(jì)算機(jī)上自動(dòng)處理完成。設(shè)計(jì)者采用的設(shè)計(jì)方法是一種高層次的“自頂向下”的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。

在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)。并用硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行駛證;然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)。隨著設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次性成功率。隨著現(xiàn)代電子產(chǎn)品的復(fù)雜度和集成度的日益提高，一般的中小規(guī)模集成電路組合己不能滿足要求電路設(shè)計(jì)逐步地從中小規(guī)模芯片轉(zhuǎn)為大規(guī)模、超大規(guī)模芯片，具有高速度、高集成度、低功耗的可編程器件己蓬勃發(fā)展起來。

采用EDA技術(shù)實(shí)現(xiàn)計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)通常需要遵循以下步驟：

系統(tǒng)設(shè)計(jì)：首先需要定義系統(tǒng)的整體結(jié)構(gòu)和功能，包括各個(gè)部件的連接和數(shù)據(jù)流。這一步通常需要使用硬件描述語言(如VHDL或Verilog)進(jìn)行系統(tǒng)設(shè)計(jì)。

邏輯設(shè)計(jì)：根據(jù)系統(tǒng)設(shè)計(jì)的要求，將系統(tǒng)劃分為各個(gè)邏輯部件，并使用邏輯電路圖和硬件描述語言進(jìn)行設(shè)計(jì)。這一步通常需要進(jìn)行邏輯仿真和驗(yàn)證，以確保邏輯設(shè)計(jì)的正確性。

物理設(shè)計(jì)：在邏輯設(shè)計(jì)的基礎(chǔ)上，將邏輯電路圖轉(zhuǎn)換為實(shí)際的物理電路圖，并進(jìn)行布局和布線。這一步通常需要使用物理設(shè)計(jì)軟件進(jìn)行設(shè)計(jì)，并進(jìn)行物理仿真和驗(yàn)證，以確保物理設(shè)計(jì)的正確性。

編程和調(diào)試：使用硬件描述語言編寫程序，并將程序下載到可編程邏輯器件中，進(jìn)行調(diào)試和驗(yàn)證。這一步通常需要使用編程器、仿真器和調(diào)試器等工具進(jìn)行操作。

測(cè)試和驗(yàn)證：最后，需要對(duì)系統(tǒng)進(jìn)行測(cè)試和驗(yàn)證，以確保系統(tǒng)的正確性和可靠性。這一步通常需要進(jìn)行功能測(cè)試、性能測(cè)試、安全測(cè)試和兼容性測(cè)試等。

需要注意的是，采用EDA技術(shù)實(shí)現(xiàn)計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)需要專業(yè)的硬件設(shè)計(jì)和編程技能，因此需要經(jīng)過專業(yè)的培訓(xùn)和學(xué)習(xí)。同時(shí)，隨著技術(shù)的不斷發(fā)展，也需要不斷學(xué)習(xí)和更新知識(shí)，以適應(yīng)不斷變化的計(jì)算機(jī)系統(tǒng)設(shè)計(jì)需求。

除了采用EDA技術(shù)實(shí)現(xiàn)計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)之外，還有以下幾種方法可以用于計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)：

傳統(tǒng)方法：傳統(tǒng)的方法是采用手工或半自動(dòng)的方式進(jìn)行計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)。這種方法需要設(shè)計(jì)人員手動(dòng)完成電路圖的設(shè)計(jì)、編程和調(diào)試等任務(wù)，因此需要耗費(fèi)大量時(shí)間和人力，而且容易出現(xiàn)錯(cuò)誤和缺陷。

硬件描述語言和模擬器：硬件描述語言(如VHDL和Verilog)可以用于計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)和模擬。使用這些語言編寫的程序可以模擬系統(tǒng)的行為和功能，并在實(shí)際硬件實(shí)現(xiàn)之前進(jìn)行仿真和驗(yàn)證。這種方法可以提高設(shè)計(jì)的效率和準(zhǔn)確性，但仍然需要設(shè)計(jì)人員手動(dòng)完成電路圖的設(shè)計(jì)和調(diào)試等任務(wù)。

高層次綜合和仿真：高層次綜合和仿真是一種自動(dòng)化程度更高的方法，可以將高級(jí)語言(如C/C++)轉(zhuǎn)換為硬件描述語言，并生成可編程邏輯器件的配置文件。這種方法可以大大縮短設(shè)計(jì)周期，并提高設(shè)計(jì)的效率和準(zhǔn)確性，但需要設(shè)計(jì)人員熟練掌握高級(jí)語言和相關(guān)工具的使用。

專用集成電路(ASIC)設(shè)計(jì)：ASIC是一種定制的集成電路，可以根據(jù)特定的應(yīng)用需求進(jìn)行設(shè)計(jì)。使用ASIC設(shè)計(jì)方法，可以根據(jù)應(yīng)用需求定制硬件，提高計(jì)算機(jī)系統(tǒng)的性能和可靠性。但是這種方法需要投入大量時(shí)間和資金，因此通常只適用于大型企業(yè)和科研機(jī)構(gòu)。

需要注意的是，以上方法各有優(yōu)缺點(diǎn)，選擇哪種方法取決于具體的應(yīng)用需求和實(shí)際情況。