在下述的內(nèi)容中，小編將會對基于FPGA的多通道頻率檢測儀實(shí)現(xiàn)方案部分予以詳細(xì)，如果頻率檢測儀的設(shè)計(jì)是您想要了解的焦點(diǎn)之一，不妨和小編共同閱讀這篇文章哦。

注意哦，本文是僅是實(shí)現(xiàn)方案部分，設(shè)計(jì)部分請參閱《多通道頻率檢測儀如何設(shè)計(jì)？（上篇）》。

本設(shè)計(jì)選用的FPGA芯片是Xilinx公司的Virtex-4SX55,根據(jù)上篇文章中所示的結(jié)構(gòu)，得到一種基于DFT多相濾波器組的信道化解決方案，其具體實(shí)現(xiàn)結(jié)構(gòu)如圖4所示。

1、延時(shí)器的實(shí)現(xiàn)

延時(shí)器（Delay）是產(chǎn)生混響或回聲的效果器，在延時(shí)器內(nèi)，從直播室機(jī)房的調(diào)音臺出來的音頻模擬信號進(jìn)入延時(shí)器后，模擬信號首先進(jìn)行A/D轉(zhuǎn)換，將模擬信號轉(zhuǎn)換為數(shù)字信號，經(jīng)過編解碼后進(jìn)入DsP模塊，在模塊內(nèi)部自動(dòng)調(diào)整延時(shí)量，主板的單片機(jī)模塊對該信號進(jìn)行刪除延時(shí)、退出延時(shí)、重建延時(shí)等功能的實(shí)現(xiàn)，之后信號再經(jīng)過D/A轉(zhuǎn)換器轉(zhuǎn)換，由數(shù)字信號轉(zhuǎn)為原模擬信號。

本延時(shí)器采用FPGA提供的專用存取模塊FIFO來實(shí)現(xiàn)32周期延時(shí)，其架構(gòu)體系如圖5所示。在本設(shè)計(jì)中，級延遲器的輸出數(shù)據(jù)將作為下一個(gè)延遲器的輸入數(shù)據(jù)，就相當(dāng)于級FIFO的數(shù)據(jù)按先進(jìn)先出的順序依次向第二級FIFO壓入，相鄰兩級的將滿標(biāo)志與讀使能信號進(jìn)行握手協(xié)議，從而實(shí)現(xiàn)數(shù)據(jù)的延遲輸出。

2、系數(shù)存儲模塊

低通濾波器是容許低于截止頻率的信號通過， 但高于截止頻率的信號不能通過的電子濾波裝置。對于256階原型低通濾波器，可分成八組，每組32個(gè)，分別存儲到八個(gè)存儲器當(dāng)中。存儲器可使用邏輯（LUT）實(shí)現(xiàn)，也可使用專用存儲模塊Block RAM來實(shí)現(xiàn)。FIFO中的目標(biāo)數(shù)據(jù)和存儲器中系數(shù)做乘法運(yùn)算時(shí)，兩者的對應(yīng)關(guān)系如圖6所示（以7號存儲器為例）。

當(dāng)8個(gè)數(shù)據(jù)存儲器的一個(gè)單元數(shù)據(jù)被讀出時(shí)，8個(gè)系數(shù)存儲器的0號地址單元的系數(shù)也將同時(shí)被讀出，然后分別作乘累加，作為y（0）輸出。同理，當(dāng)8個(gè)數(shù)據(jù)存儲器的第二個(gè)數(shù)據(jù)被讀出時(shí)，8個(gè)系數(shù)存儲器的1號地址單元的系數(shù)也同時(shí)被讀出，然后分別作乘累加，的結(jié)果作為y（1）輸出，以此類推，得出全部y（2）~y（31）的輸出。將y（0）~y（31）作為FFT的輸入數(shù)據(jù)進(jìn)行32點(diǎn)FFT運(yùn)算。

3、FFT的實(shí)現(xiàn)

FFT是一種DFT的高效算法，稱為快速傅里葉變換。傅里葉變換是時(shí)域一頻域變換分析中最基本的方法之一。在數(shù)字處理領(lǐng)域應(yīng)用的離散傅里葉變換是許多數(shù)字信號處理方法的基礎(chǔ)。

設(shè)計(jì)中的FFT變換可通過調(diào)用Xilinx的IP核來實(shí)現(xiàn)。FFT核的輸入輸出的引腳關(guān)系如圖7所示。

最后，小編誠心感謝大家的閱讀。你們的每一次閱讀，對小編來說都是莫大的鼓勵(lì)和鼓舞。最后的最后，祝大家有個(gè)精彩的一天。