盡管基本PLL自其出現(xiàn)之日起幾乎保持原樣，但是使用不同技術(shù)制作及滿足不同應(yīng)用要求的PLL的實現(xiàn)一直給設(shè)計者提出挑戰(zhàn)。

本篇先介紹一下傳統(tǒng)電荷泵鎖相環(huán)的穩(wěn)定性和噪聲建模，后續(xù)再從各種結(jié)構(gòu)的PLL、電路設(shè)計注意事項、片上電感的設(shè)計等方面逐一展開。

1. PLL環(huán)路參數(shù)的計算及建模

**1.1 **環(huán)路參數(shù)的計算

傳統(tǒng)電荷泵鎖相環(huán)的結(jié)構(gòu)框圖如圖1所示，由鑒頻鑒相器(PFD)、電荷泵(CP)、環(huán)路濾波器(LPF)、壓控振蕩器(VCO)、分頻器(1/N)組成。

Fig1. 傳統(tǒng)電荷泵 PLL結(jié)構(gòu)框圖

PLL設(shè)計指標(biāo)：VDD=1.2V,Fref=25MHz,Fvco=1.25GHz,N=50。

第一步，確定VCO增益Kvco和CP充放電電流Icp。

按照20%的設(shè)計余量，將VCO的輸出頻率范圍設(shè)定為1.0GHz到1.5GHz。在1.2V電源電壓下為使CP電流源工作在飽和區(qū)，并考慮到為確保VCO增益的線性度而盡可能的壓縮控制電壓范圍，將控制電壓范圍設(shè)為280mV到450mV，得Kvco≈3GHz/V。

實際設(shè)計時可適當(dāng)增大控制電壓范圍(如200~1000mV)，也可適當(dāng)增大或減小Kvco，這里只是做一個假設(shè)，目的是學(xué)會如何計算PLL環(huán)路參數(shù)。

考慮面積功耗等因素的影響Icp折中取100uA。

第二步，環(huán)路帶寬fc和相位裕度PM。

Fc取1MHz，PM取55deg。

第三步，計算LPF電阻(R2)和電容(C1、C2)的取值。

將圖1所示的PLL結(jié)構(gòu)框圖等效成圖2所示的負(fù)反饋系統(tǒng)：

Fig2. PLL等效負(fù)反饋系統(tǒng)

根據(jù)上述等式的推導(dǎo)，編寫如下的MATLAB代碼，可得濾波器的參數(shù)：

clear all;

close all;

clc;

Fc=1e6;%環(huán)路帶寬

Kvco=2pi3e9;%VCO增益

Icp=100e-6;%電荷泵電流

Kpc=Icp/(2*pi);

N=50;%分頻比

PM=55;%相位裕度

%==========================================================

Wc=2piFc;

fai=(pi/180)*PM;

tao1=(1/cos(fai)-tan(fai))/Wc;%時間常數(shù)1

tao2=1/(WcWctao1);%時間常數(shù)2

radnum=(Wc*tao2)^2+1;

radden=(Wc*tao1)^2+1;

a=sqrt(radnum/radden);

b=(KpcKvco)/(NWc*Wc);

C1=(tao1/tao2)ba;

C2=C1*(tao2/tao1-1);

R2=tao2/C2;

%=====================濾波器的傳遞函數(shù)======================

num1=[tao2,1];

den1=[tao1,1,0];

Fs=tf(num1,den1)/(C1+C2);

%=================整體開環(huán)L0s=Gs*Hs傳遞函數(shù)=================

G=KpcFsKvco;

den2=[1,0];

Gs=G*tf(1,den2);

Hs=1/N;

L0s=Gs*Hs;

%===================開環(huán)傳遞函數(shù)波特圖======================

figure(1)

bode(L0s,{2pi10000,2pi100000000})

PLL幅頻和相頻特性曲線如圖3所示，發(fā)現(xiàn)環(huán)路相位裕度和帶寬與計算結(jié)果一致。

Fig3. PLL幅頻和相頻特性曲線

**1.2 **濾波器參數(shù)與環(huán)路帶寬的關(guān)系

圖4給出了PLL帶寬與濾波器參數(shù)之間的關(guān)系

a. 環(huán)路帶寬與C1的關(guān)系

圖片

b. 環(huán)路帶寬與C2的關(guān)系

c. 環(huán)路帶寬與R2的關(guān)系

Fig4. 環(huán)路帶寬與濾波器參數(shù)的關(guān)系

結(jié)論：環(huán)路帶寬與R2成正比，與C1和C2成反比

**1.3 **濾波器參數(shù)與相位裕度的關(guān)系

圖5給出了PLL相位裕度與濾波器參數(shù)之間的關(guān)系

a. 相位裕度與C1的關(guān)系

b. 相位裕度與C2的關(guān)系

c. 相位裕度與R2的關(guān)系

Fig5. 相位裕度與濾波器參數(shù)的關(guān)系

1.4 PLL****環(huán)路建模

用veriloga完成PLL建模，如圖6所示。

Fig6. PLL環(huán)路建模

用圖6所示的環(huán)路模型可以做很多有意思的事情，圖7和圖8分別給出了鎖定時間與環(huán)路帶寬之間的關(guān)系，環(huán)路帶寬/參考頻率與穩(wěn)定性之間的關(guān)系。下圖7和圖8說明：對于特定相位裕度，在一定范圍內(nèi)PLL鎖定時間隨帶寬的增大不斷減小，當(dāng)帶寬大于fref/10后系統(tǒng)的離散性變的越來越嚴(yán)重，帶寬增大到fref/3后系統(tǒng)無法鎖定。因此PLL環(huán)路帶寬的選取存在一個折中，通常環(huán)路帶寬取fref/20、fref/30或更小，具體多少要看應(yīng)用。

Fig7. 鎖定時間與環(huán)路帶寬之間的關(guān)系

Fig8. 環(huán)路帶寬/參考頻率與穩(wěn)定性之間的關(guān)系

Fig9. 相位裕度與穩(wěn)定性之間的關(guān)系

2. PLL噪聲分析

**2.1 **噪聲傳函

圖10給出了PLL相位域模型，并標(biāo)注了各種噪聲源。這些噪聲源既包含了各模塊的本征噪聲，也包含了其他外部噪聲源對本模塊的影響，如電源電壓噪聲、襯底噪聲等。可以得到該P(yáng)LL的開環(huán)傳遞函數(shù)為：

Fig10. PLL的相位域模型

由此可寫出各模塊到輸出的噪聲傳遞函數(shù)(NTF)：

經(jīng)上述分析可知，為了得到最佳的系統(tǒng)相位噪聲性能，不僅要盡可能降低各個電路模塊引入的噪聲，而且還要合理選擇環(huán)路帶寬，有效地抑制帶內(nèi)和帶外噪聲。

PLL環(huán)路各參數(shù)選取如下：

為得到參考時鐘(Vref)到輸出端(Vvco)的閉環(huán)噪聲曲線，搭建了圖11所示的PLL行為級模型，其中E0,E1調(diào)用analoglib里的vcvs(壓控電壓源);G0,G1調(diào)用analoglib里的vccs(壓控電流源)。

Fig11. 參考時鐘到輸出端的Test Bench

參考頻率到輸出端的閉環(huán)噪聲傳遞函數(shù)具有低通特性。對圖11建立的行為級模型進(jìn)行AC仿真，得到其幅頻特性如下圖12所示，可見其具有低通特性，公式的正確性。

Fig12. 參考時鐘到輸出端的幅頻特性曲線

Fig13. 分頻器到輸出端的Test Bench(上述兩圖均可)

分頻器到輸出端的幅頻特性曲線，如圖14所示：

Fig14. 分頻器到輸出端的幅頻特性曲線

同樣搭建PFD到輸出端的噪聲仿真圖，如圖15所示：

Fig15. PFD到輸出端的Test Bench(對其做了簡單等效)

PFD到輸出端的幅頻特性曲線，如圖16所示：

Fig16. PFD到輸出端的幅頻特性曲線

同樣搭建環(huán)路濾波器到輸出端的噪聲仿真圖，如圖17所示：

Fig17. 環(huán)路濾波器到輸出端的Test Bench(上述兩圖均可)

環(huán)路濾波器到輸出端的幅頻特性曲線，如圖18所示：

Fig18. 環(huán)路濾波器到輸出端的幅頻特性曲線

同樣搭建VCO到輸出端的噪聲仿真圖，如圖19所示：

Fig19. VCO到輸出端的Test Bench(上述兩圖均可)

VCO到輸出端的幅頻特性曲線，如圖20所示：

Fig20. VCO到輸出端的幅頻特性曲線

同一坐標(biāo)系下，PLL各噪聲結(jié)點(diǎn)到輸出端的幅頻特性曲線如下圖21所示：

Fig21. 同一坐標(biāo)系下各噪聲結(jié)點(diǎn)到輸出端的幅頻特性曲線

**2.2 **噪聲建模

用veriloga完成了PLL噪聲建模，如圖22所示，驗證qpll的噪聲性能。模型采用傳統(tǒng)電荷泵結(jié)構(gòu)，各模塊的噪聲通過仿真或測試得到，所有噪聲均轉(zhuǎn)換為電壓噪聲(V ^2^ /Hz)。