在現(xiàn)代電子系統(tǒng)中，時鐘信號的穩(wěn)定性和精確性對系統(tǒng)性能至關重要。隨著科技的快速發(fā)展，對時鐘頻率和相位噪聲的要求也日益提高。雙環(huán)路時鐘發(fā)生器，作為一種先進的時鐘生成技術，憑借其獨特的結構和卓越的性能，在高端應用中展現(xiàn)了強大的優(yōu)勢。它不僅能夠有效清除抖動，還能提供多個高頻、低相位噪聲的輸出，成為現(xiàn)代電子系統(tǒng)設計的理想選擇。

雙環(huán)路時鐘發(fā)生器的結構與原理

雙環(huán)路時鐘發(fā)生器通常由兩個串聯(lián)的相位鎖定環(huán)(PLL)組成，分別稱為PLL1和PLL2。這種結構設計旨在結合低頻和高頻PLL的優(yōu)勢，以實現(xiàn)更高的性能和靈活性。

PLL1(低頻PLL)：主要負責清除參考抖動。它采用外部低頻壓控晶體振蕩器(VCXO)和嵌入式三階環(huán)路濾波器，以形成環(huán)路帶寬在30 Hz至100 Hz范圍內(nèi)的PLL。這種窄帶寬設計使得PLL1能夠有效濾除參考輸入中的高頻噪聲和抖動，從而輸出一個低相位噪聲的時鐘信號。通過高性能VCXO和低環(huán)路帶寬設計，PLL1顯著衰減了基準電壓源的相位噪聲，使VCXO的低相位噪聲曲線在環(huán)路濾波器截止頻率之后占主導地位。

PLL2(高頻PLL)：則負責生成高頻相位對齊的輸出。它內(nèi)部集成了一個高速壓控振蕩器(VCO)，中心頻率可達數(shù)GHz，并配備部分嵌入式三階環(huán)路濾波器，其環(huán)路帶寬通常在幾百kHz左右。PLL2利用PLL1提供的低相位噪聲時鐘信號作為參考，進一步生成高頻、相位對齊的輸出。這種高頻輸出不僅滿足了現(xiàn)代電子系統(tǒng)對時鐘頻率的需求，還保持了低相位噪聲的特性，確保了系統(tǒng)的高性能運行。

雙環(huán)路時鐘發(fā)生器的優(yōu)勢

清除抖動：單個高頻PLL雖然能解決頻率轉(zhuǎn)換問題，但很難創(chuàng)建一個環(huán)路帶寬足夠低的PLL來濾除噪聲基準電壓源的影響。而雙環(huán)路結構通過PLL1的窄帶寬設計，有效衰減了參考輸入的相位噪聲，顯著減少了輸出時鐘的抖動。這種設計使得整個系統(tǒng)的時鐘信號更加穩(wěn)定可靠。

提供高頻輸出：在清除抖動的基礎上，PLL2利用高速VCO生成高頻、相位對齊的輸出。這種高頻輸出不僅滿足了現(xiàn)代電子系統(tǒng)對時鐘頻率的需求，還保持了低相位噪聲的特性，確保了系統(tǒng)的高性能運行。通過優(yōu)化PLL的環(huán)路帶寬和VCO/VCXO的相位噪聲曲線，雙環(huán)路時鐘發(fā)生器實現(xiàn)了整體輸出的低相位噪聲。

簡化系統(tǒng)設計：一些現(xiàn)代雙環(huán)模擬PLL集成在單個芯片上，使設計人員能夠減少低頻參考抖動，同時提供高頻、低相位噪聲輸出。這不僅節(jié)省了寶貴的PCB面積，還允許從單個相位對齊源對多個需要不同頻率的器件進行時鐘，從而簡化了系統(tǒng)設計，提高了系統(tǒng)的整體性能。

實際應用與性能驗證

以AD9523、AD9523-1和AD9524等時鐘發(fā)生器為例，這些器件均采用了雙環(huán)路結構。在AD9523-1中，PLL1使用外部低頻VCXO和部分嵌入式三階環(huán)路濾波器，構成了一個環(huán)路帶寬在30 Hz至100 Hz范圍內(nèi)的PLL。而PLL2則采用以3 GHz為中心的內(nèi)部高速VCO和部分嵌入式三階環(huán)路濾波器，生成高頻、相位對齊的輸出。

通過ADIsimCLK仿真工具進行驗證，結果顯示，PLL1的輸出相位噪聲遠低于原始參考輸入相位噪聲，且其環(huán)路帶寬顯著衰減了基準電壓源的相位噪聲。在高頻段，PLL2的內(nèi)部VCO相位噪聲成為主導因素，但在一定范圍內(nèi)(如5 kHz偏移頻率后)，其影響有限。因此，雙環(huán)路時鐘發(fā)生器能夠在寬頻帶內(nèi)提供穩(wěn)定、低相位噪聲的時鐘信號。

結論

雙環(huán)路時鐘發(fā)生器以其獨特的結構和卓越的性能，在現(xiàn)代電子系統(tǒng)中發(fā)揮著越來越重要的作用。通過結合低頻和高頻PLL的優(yōu)勢，雙環(huán)路時鐘發(fā)生器不僅能夠有效清除抖動，還能提供多個高頻、低相位噪聲的輸出。這種設計不僅滿足了現(xiàn)代電子系統(tǒng)對時鐘信號的高要求，還簡化了系統(tǒng)設計，提高了系統(tǒng)的整體性能。隨著技術的不斷進步和應用領域的不斷拓展，雙環(huán)路時鐘發(fā)生器的應用前景將更加廣闊。