在設(shè)計高速模擬數(shù)字轉(zhuǎn)換器(ADCS)時的許多討論中,ADC采樣時鐘的影響對滿足特定的設(shè)計要求至關(guān)重要。對于ADC的采樣時鐘,有幾個指標可以理解,因為這些指標將直接影響ADC的性能,特別是信噪比。

在本文中,我們將探索許多實驗和權(quán)衡，并尋求在工作臺上證明它們，以使您更好地了解下一個ADC時鐘設(shè)計。

平衡和它們對ADC性能的意義

我們使用了一個評估模塊,其中包括三臺信號發(fā)生器,提供從ADC需要的不同信號。 模擬輸入和時鐘輸入都被10兆赫參考信號鎖定,并使用帶通濾波器進行濾波,以消除來自信號發(fā)生器的任何不必要的噪音和虛假信號。

當試圖最大限度地提高一個高速轉(zhuǎn)換器設(shè)計的性能時,有許多權(quán)衡。讓我們先從源開始:在實驗室中用作采樣時鐘源的信號發(fā)生器。在實驗中,我們使用了一個25兆赫的時鐘或一個輸出功率為+10dbm的信號發(fā)生器。我們在相同的條件下配置了每個信號發(fā)生器,以了解相對相位噪聲對轉(zhuǎn)換器性能的影響。

然后,我們記錄25MSP的ADC與不同的信號發(fā)生器顯示，對于每種測試源,我們將時鐘常數(shù)保持在+10dbm,并將模擬輸入頻率(FIN)從2兆赫掃至30兆赫。在每一個頻率點,在測量分貝的信噪比值之前,我們將信號發(fā)生器的輸出功率水平調(diào)整為-1分貝。為了保持實驗的一致性,我們一直使用性能最高的信號源為模擬輸入源。

當模擬頻率增加時,信噪比開始下降并惡化。這個術(shù)語被稱為"振動限制",意思是說在某一點上,ADC的時鐘源、時鐘信號鏈或兩者都將開始支配轉(zhuǎn)換器的整體性能,導致ADC在操作帶有噪音較高的時鐘源的轉(zhuǎn)換器時的信噪比下降。

如你所見,每個信號發(fā)生器的相位噪聲貢獻隨著模擬輸入頻率的增加而略有不同,而在較低的模擬輸入頻率,相位噪聲的影響較小。

時鐘的轉(zhuǎn)軸速率是影響ADC性能的另一個特征。沖擊邊緣的沖擊率越高,減少顫抖的可能性就越好。當采樣時鐘邊緣穿過ADC的采樣閾值時,最小化時鐘邊緣的時間不確定性也很重要。

當使用高性能的信號時鐘源和低性能的信號時鐘源時,ADC的采樣時鐘轉(zhuǎn)換速率與ADC的性能之間的關(guān)系。如圖所示,當將25個MSP時鐘源的幅值從+10dbm降至-15dbm,并維持5兆赫和30兆赫模擬輸入頻率的恒定輸出功率水平時,當時鐘信號源變?yōu)?5dbm或更小時,信噪比開始下降。

請記住,每個ADC都有自己的敏感度;因此,+5DBM并不涵蓋所有情況。它只適用于這個ADC測試案例,以證明時鐘源上的更敏銳的速度可以幫助您從ADC中獲得最好的信噪比。

采用統(tǒng)計權(quán)衡 為了 預期ADC性能

相位噪聲曲線對噪聲的影響最大的因素之一是噪聲地面,也被稱為寬帶噪聲。如果一個源比另一個源有更高的噪聲底板,那么,噪聲底板較高的源會增加相位噪聲曲線下的面積,從而增加指定集成帶寬的振動值(注意,振動是相位噪聲的積分)。

一般來說,帶寬濾波器可以幫助降低時鐘信號的寬帶噪聲和/或模擬輸入信號源。它們本身也會過濾掉不需要的偽信號,即使是高性能、低噪音的信號發(fā)生器也會產(chǎn)生這種偽信號。

ADC的信噪比模擬輸入頻率的性能,使用相同的三個信號發(fā)生器為采樣時鐘--包括過濾和未過濾的情況。你可以清楚地看到當使用一個濾波器輸出的信號發(fā)生器用于時鐘。當將濾波器應用于一個性能較低的信號發(fā)生器時,這種情況也是一樣的,它具有較高的噪聲底板,其中固有的相位噪聲開始時是相當?shù)偷摹?

到目前為止,我們已經(jīng)使用信號發(fā)生器來演示各種計時信號的權(quán)衡。然而,在現(xiàn)實世界中,大多數(shù)設(shè)計師將選擇一個特定的計時設(shè)備為他們的ADC設(shè)計。在某些情況下,設(shè)計者甚至可能希望使用一個現(xiàn)場可編程門陣列(FPGA)為ADC的采樣時鐘,盡管我們不建議在鈦,因為作為時鐘使用的燃料門陣列與其他計時設(shè)備相比有很大的震動。

為了進一步解釋FPGA時鐘對ADC性能的影響, 在與其他時鐘設(shè)備一起對ADC輸出時鐘進行時鐘控制時對ADC的信噪比性能的影響。具有較高相位噪聲和較高噪聲的時鐘源可以顯著影響轉(zhuǎn)換器的性能。

為了實現(xiàn)ADC的數(shù)據(jù)表的信噪比,您可能需要考慮幾個權(quán)衡來優(yōu)化應用程序的計時信號鏈。這可能包括使用被動巴倫實現(xiàn),而不是主動裝置,因為被動巴倫會引入較少的噪音到ADC或系統(tǒng)。雖然被動裝置會帶來更清潔的性能,但它們有時有空間和成本的缺點。

正如我們在本文開頭提到的那樣,具有高速率的快速上升信號--例如低壓正電子耦合邏輯(LVPELL)或時態(tài)邏輯(CML)--比低壓差動信號(LVDS)具有更好的ADC性能。不同風格的接口也更好,因為它們本身就可以消除任何共同模式的噪聲。配置單端低壓互補金屬氧化物半導體(LVCMOS)信號的時鐘器件輸出,降低了ADC的信噪比性能。

選擇正確的時鐘

提供一個干凈的,高速度時鐘源是最大化任何ADC性能至關(guān)重要的。當使用千兆秒ADC或任何高速ADC進行設(shè)計時,這些基本原理也能得到很好的解釋,盡管本文中的所有實驗案例都是在千兆秒范圍內(nèi)。

了解相位噪聲和振動之間的區(qū)別也是最重要的。確保將集成帶寬上限設(shè)置為至少FS--我們建議是采樣頻率的兩倍--來捕捉采樣記錄源造成的震動的噪聲地面。請記住,寬帶噪音地面是最大的噪音貢獻者相位噪音和震動計算,這對ADC的信噪比影響最大。

選擇正確的時鐘有助于實現(xiàn)ADC的預期性能,因為并非所有的時鐘設(shè)備、振蕩器和信號源都是平等的。適當時過濾時鐘,以幫助打假,降低寬帶噪聲,或兩者。然而,使用濾波器時可能會有權(quán)衡,因為濾波器可以降低計時邊緣的速率。

遠離ppga時鐘。我們知道--這是簡單的設(shè)計和實現(xiàn)在燃料元件板織物,是一個低成本的選擇。但是,如果ADC的SRR性能是你設(shè)計中的優(yōu)先事項,他們就沒有所需要的性能。

選擇正確的計時接口也很重要。差動信號是抑制共模噪聲和干擾時鐘信號的關(guān)鍵。使用LVPEL-或CML風格的接口,以獲得最好的傳輸信號質(zhì)量,而不是LVDS或單端LVCMOS時鐘信號接口。