前言

前面通過《Xilinx FPGA/Vivado開發(fā)教程》第一講內容，簡單介紹了Vivado設計套件，這為由ISE開發(fā)環(huán)境轉向Vivado的開發(fā)者提供了一個參考。具體用哪種開發(fā)平臺并不重要，用哪種硬件描述語言（HDL）也不是很重要。設計思想+技術手段+邏輯設計，足以應付大部分開發(fā)場景。

信號處理+高速接口，是FPGA開發(fā)中非常重要的兩部分，包含的內容十分豐富，掌握其中的一個點，足以找到一份工作。若均擅長，是全能型人才，評高工和技術專家有望。

今天主要介紹FPGA開發(fā)中的具體細節(jié)：時序分析中的基本概念和術語。非?；A，但很重要。

Xilinx FPGA Vivado開發(fā)教程

02

第二講

時序分析中的基本概念和術語

依然結合高亞軍老師的PPT，進行梳理。

靜態(tài)時序分析的前提就是設計者先提出要求，然后時序分析工具才會根據特定的時序模型進行分析，給出正確的時序報告。

進行靜態(tài)時序分析，主要目的就是為了提高系統(tǒng)工作主頻以及增加系統(tǒng)的穩(wěn)定性。對很多數字電路設計來說，提高工作頻率非常重要，因為高工作頻率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。

在文末的參考文獻中，為大家提供可參考的資料。

主要內容：launch edge，capture edge，timing path，data arrival time,data required time，setup slack和hold slack。

首先來看，launch edge，capture edge。

在RTL設計中，數據在寄存器之間通過wire進行傳遞，在進行時序分析時，考慮兩個寄存器之間的時鐘約束。

launch edge：數據從源寄存器輸出的起點時鐘邊沿，是靜態(tài)時序分析的起點。

capture edge：數據在目的寄存器被捕獲的時鐘邊沿。

四種時序路徑：分別用紅線、藍線、黃線和綠線表示輸入端到內部寄存器單元路徑、寄存器之間路徑、寄存器到輸出端路徑以及從輸入端到輸出端路徑。

再看時序路徑中，什么是源時鐘路徑、數據路徑和目的時鐘路徑，如下圖所示。

數據到達時間：

輸入數據在有效時鐘沿后到達所需要的時間。主要分為三部分：時鐘到達寄存器時間（Tclka），寄存器輸出延時（Tco）和數據傳輸延時（Tdata）。

時鐘到達時間：

時鐘從capture邊沿到達鎖存寄存器時鐘輸入端所消耗的時間為時鐘到達時間。

數據需求時間-set up：

數據需求時間（Data Required Time）：在時鐘鎖存的建立時間和保持時間之間數據必須穩(wěn)定，從源時鐘起點達到這種穩(wěn)定狀態(tài)需要的時間即為數據需求時間。

建立時間set up：數據被寄存器捕獲所需的最短時間。

保持時間hold:數據被寄存器捕獲后保持穩(wěn)定狀態(tài)所需的最短時間。

建立時間裕量set up slack:當數據需求時間大于數據到達時間時，就說時間有余量，Slack是表示設計是否滿足時序的一個稱謂。

保持時間裕量hold slack:為保證滿足保持時間要求，富余的時間長度。

將建立時間裕量和保持時間裕量，放在一張圖中：

建立時間裕量和保持時間裕量計算公式：

當我們在綜合實現后，需要檢查時序報告，對裕量的要求需為正值。若為負值，則無法滿足建立于保持時間要求，引起系統(tǒng)不穩(wěn)定甚至不能正常工作。

裕量為負，表明不滿足建立時間和保持時間的需求，需進行優(yōu)化和進一步約束。

若建立時間裕量set up slack不滿足要求，可采用的方法有：優(yōu)化時序，縮短組合邏輯延時，插入寄存器，流水線處理。

若保持時間裕量 hold slack不滿足要求，可采用的方法有：減小時鐘周期，增大時鐘頻率，但會影響電路運行的setup時間。

根據計算公式，建立時間裕量和保持時間裕量是一對矛盾關系，顧此失彼，找到一個相對平衡點滿足要求即可。

系統(tǒng)運行的時鐘頻率計算公式：

首先計算Ts，計算公式如下，從而得到fs=1/Ts

總結：