Xilinx FIR IP的介紹與仿真

1 xilinx fir ip簡介

1）符合AXI4-Stream的接口

2）高性能有限脈沖響應(yīng)（FIR），多相抽取器，多相內(nèi)插器，半帶，半帶抽取器和半帶內(nèi)插器，希爾伯特變換和內(nèi)插濾波器實(shí)現(xiàn)

3）最多支持256組系數(shù)，處理一組以上時(shí)，每組2至2048個(gè)系數(shù)。

4）輸入數(shù)據(jù)高達(dá)49位精度

5）濾波器系數(shù)高達(dá)49位精度

6）支持多達(dá)1024個(gè)交錯(cuò)數(shù)據(jù)通道

7）支持高級交錯(cuò)數(shù)據(jù)通道序列

8）通過共享控制邏輯支持多個(gè)并行數(shù)據(jù)通道

9）插值和抽取因子通常最多為64，單通道濾波器的最大為1024

10）支持大于時(shí)鐘頻率的采樣頻率

11）在線系數(shù)重裝能力

12）用戶可選的輸出舍入

13）高效的多列結(jié)構(gòu)，適用于所有過濾器的實(shí)現(xiàn)和優(yōu)化

Fir公式

常規(guī)抽頭延遲線FIR濾波器表示

2 設(shè)計(jì)驗(yàn)證思路

混頻器設(shè)計(jì)參考《基于FPGA數(shù)字混頻器的設(shè)計(jì)》。

如上圖所示，混頻模塊內(nèi)部包含兩個(gè)dds模塊，一個(gè)產(chǎn)生2khz sine波，一個(gè)產(chǎn)生3khz sine波，然后相乘得到1khz+6khz的混頻，然后使用xilinx FIR IP設(shè)計(jì)一個(gè)低通濾波器濾掉6khz，最后只剩1khz。

3 matlab fdatool設(shè)計(jì)低通濾波器

1）打開fdatool

2)低通濾波器設(shè)計(jì)

Fs=44100;

Fpass =3000;

Fstop =5000;

Apass = 1;

Astop =120;

幅頻響應(yīng)如下圖所示。

3 系數(shù)量化

4）matlab導(dǎo)出 .coe

4 xilinx FIR IP的設(shè)置與仿真

如上圖所示，左側(cè)包含IP Symbol、Freq.Response、Implementation Details和CoefficientReload。右側(cè)包括Filter Options、Channel Specification、Implementation、Detailed Implementation、Interface和Summary.

1) Filter Options

(1)系數(shù)源(Coefficient Source)：直接在GUI中使用系數(shù)矢量參數(shù)或使用由CoefficientFile參數(shù)指定的.coe文件，指定要使用的系數(shù)輸入。

(2)系數(shù)向量(Coefficient Vector )：用于直接在GUI中指定濾波器系數(shù)。過濾器系數(shù)使用逗號分隔列表以十進(jìn)制形式指定，與過濾器系數(shù)數(shù)據(jù)文件中的coefdata字段相同。與.coe文件一樣，可以使用FIR編譯器根據(jù)您的要求適當(dāng)量化的非整數(shù)實(shí)數(shù)來指定濾波器系數(shù)。

(3)濾波器類型(Filter Typ )：支持五種濾波器類型：單速率FIR，插值FIR，抽取FIR，希爾伯特變換和插值FIR。

2) Channel Specification

(1)選擇格式(Select format )：選擇用于指定硬件過采樣率，內(nèi)核可用于處理輸入采樣并生成輸出的時(shí)鐘周期數(shù)的格式。該值直接影響核心實(shí)現(xiàn)和所使用資源的并行度。選擇“頻率規(guī)格”后，可以指定“輸入采樣頻率”和“時(shí)鐘頻率”。這些值之間的比率以及其他核心參數(shù)決定了硬件過采樣率。

選擇“輸入采樣周期”時(shí)，可以指定輸入采樣之間的時(shí)鐘周期數(shù)。同樣，選    擇“輸出采樣周期”時(shí)，可以指定輸出采樣之間的時(shí)鐘周期數(shù)。

(2)采樣周期(Sample Period )：輸入或輸出采樣之間的時(shí)鐘周期數(shù)。當(dāng)指定了多個(gè)通道時(shí)，該值應(yīng)該是時(shí)分多路復(fù)用輸入樣本數(shù)據(jù)流之間時(shí)鐘周期的整數(shù)?？梢允褂梅?jǐn)?shù)采樣周期來指定大于時(shí)鐘頻率的采樣頻率.

(3)輸入采樣頻率(Input Sampling Frequency )：該字段可以是整數(shù)或?qū)崝?shù)值；它指定一個(gè)通道的采樣頻率。根據(jù)時(shí)鐘頻率和濾波器參數(shù)（例如插值率和通道數(shù)）設(shè)置上限。

(4)時(shí)鐘頻率(Clock Frequency )：此字段可以是整數(shù)或?qū)崝?shù)值。限制是根據(jù)采樣頻率，內(nèi)插率和通道數(shù)設(shè)置的。該領(lǐng)域僅影響體系結(jié)構(gòu)選擇。最終的實(shí)現(xiàn)可能無法達(dá)到指定的時(shí)鐘速率。

3) Implementation

(1)系數(shù)類型(Coefficient Type )：系數(shù)數(shù)據(jù)可以指定為有符號或無符號。

(2)輸入數(shù)據(jù)小數(shù)位(Input Data Fractional Bits )：用于表示過濾器輸入數(shù)據(jù)樣本的小數(shù)部分的輸入數(shù)據(jù)寬度位數(shù)。該字段僅供參考。它與系數(shù)小數(shù)位一起使用，以計(jì)算濾波器的輸出小數(shù)位值。此參數(shù)在IP集成器中自動設(shè)置，但也可以被覆蓋。

(3)輸出舍入模式(Output Rounding Mode )：指定要應(yīng)用于過濾器輸出的舍入類型。

(4)輸出小數(shù)位(Output Fractional Bits )：此字段報(bào)告用于表示濾波器輸出樣本小數(shù)部分的輸出寬度位數(shù)

4) Interface

5) Freq.Response

 `timescale1ns / 1ps modulefir_top( input mclk, input reset_n, input signed [31:0] pcm_in, output signed   [31:0]  y ); reg [9:0] cnt; reg pcm_en; wire s_axis_data_tready; wire m_axis_data_tvalid; wire [71 : 0] m_axis_data_tdata;  assign y = m_axis_data_tdata[61:30]; always @(posedge mclk or negedge reset_n)begin if(!reset_n) begin cnt<=10'd0; pcm_en<=1'b0; end else begin cnt<=cnt+10'd1;  if(cnt==10'd0) pcm_en<=1'b1; else pcm_en<=1'b0; end end  //-----------Begin Cut here for INSTANTIATION Template ---// INST_TAGfir_lowUfir_low ( .aresetn(reset_n),                        // input wire aresetn .aclk(mclk),                              // input wireaclk .s_axis_data_tvalid(pcm_en),  // input wire s_axis_data_tvalid .s_axis_data_tready(s_axis_data_tready), // output wire s_axis_data_tready .s_axis_data_tdata(pcm_in),    // input wire [31 : 0] s_axis_data_tdata .m_axis_data_tvalid(m_axis_data_tvalid), // output wire m_axis_data_tvalid .m_axis_data_tdata(m_axis_data_tdata)   // output wire [71 : 0] m_axis_data_tdata ); endmodule

將混頻信號和經(jīng)過xilinx FIR IP 濾波后信號寫出matlab觀察時(shí)域和頻域.

1 混頻信號

濾波前的1khz+6khz的混頻信號。

2 濾波后

如上所示，經(jīng)過濾波后6khz完全被濾除，只剩下1khz信號。仿真驗(yàn)證成功。