LVDS概述

LVDS (Low Voltage Differential Signaling）是一種小振幅差分信號技術(shù)，它使用非常低的幅度信號 (250mV~450mv）通過一對平行的 PCB 走線或平衡電纜傳輸數(shù)據(jù)。在兩條平行的差分信號線上流經(jīng)的電流及電壓振幅相反，噪聲信號同時(shí)耦合到兩條線上，而接受端只關(guān)心兩信號的差值，于是噪聲被抵消。由于兩條信號線周圍的電磁場也相互抵消，故差分信號傳輸比單線信號傳輸電磁輻射小得多。此外，該傳輸標(biāo)準(zhǔn)采用電流模式驅(qū)動輸出，不會產(chǎn)生振鈴和信號切換所帶來的尖峰信號，具有良好的EMI特性。由于LVDS 差分信號技術(shù)降低了對噪聲的關(guān)注，所以可以采用較低的信號電壓幅度。這個(gè)特性非常重要，它使提高數(shù)據(jù)傳輸率和降低功耗成為可能。低驅(qū)動振幅意味著數(shù)據(jù)可更快地反轉(zhuǎn)。由于驅(qū)動器是恒流源模式，功耗幾乎不會隨頻率而變化，而且單路的功耗非常低。

因此，采用這種技術(shù)后，只要保證一對平行傳輸線的長度足夠一致，并在接受端提供良好的匹配端接阻抗技術(shù)，以減小反射信號的產(chǎn)生，就可以提供非常高的數(shù)據(jù)傳輸率。目前，不用經(jīng)過復(fù)雜和特殊的處理，提供 840MHZ 的數(shù)據(jù)傳輸速率已經(jīng)非常容易。

LVDS的工作原理和特點(diǎn)

圖1 LVDS 驅(qū)動和接收

圖1為LVDS 的工作原理示意圖，其驅(qū)動器由個(gè)恒流源（通常為 3.5mA）驅(qū)動一對差分信號線組成。在接收端有一個(gè)高的直流輸入阻抗（幾乎不會消耗電流），所以幾乎全部的驅(qū)動電流將流經(jīng) 100歐的終端電阻在接收器輸入端產(chǎn)生約 350mV的電壓。

當(dāng)驅(qū)動狀態(tài)反轉(zhuǎn)時(shí)，流經(jīng)電阻的電流方向改變，于是在接收端產(chǎn)生一個(gè)有效的〞0〞或〞1〞邏輯狀態(tài)。LVDS 技術(shù)特點(diǎn)包括：
1.高速傳輸能力，LVDS 的傳輸能力最高可達(dá) 2Gbps;
2.低電壓、低功耗，LVDS 采用 CMOS 工藝實(shí)現(xiàn)，靜態(tài)功耗較低；
3.低噪聲輻射；
4.采用差分傳輸模式有較強(qiáng)的抗干擾能力；

LVDS 比傳統(tǒng)的單端信號拓?fù)浣Y(jié)構(gòu)（如并行 LVTTL/LVCNOS） 有許多優(yōu)點(diǎn),主要優(yōu)點(diǎn)包括 EMI（電磁干擾）減少，更快的數(shù)據(jù)速率更遠(yuǎn)的擴(kuò)展傳輸距離和成本及便利性。

EMI

在工業(yè)系統(tǒng)中，電磁干擾是一個(gè)需要克服的重要問題， 電纜的數(shù)量，電纜的長度和電纜之間的串?dāng)_都可以在多個(gè)并行輸出時(shí)產(chǎn)生相當(dāng)多的 EMI。傳輸?shù)牟⑿休敵鲈蕉?，EMI就變得更加明顯，此外，更快和更銳利的邊緣率也使得高速據(jù)速率產(chǎn)生了更多的 EMI, 它們和并行的 LVTTL/LVCMOS 接口產(chǎn)生復(fù)合的 EMI， 這是由于在增加數(shù)據(jù)率的同時(shí)所有路徑也會更快和更銳利。

正是由于差分技術(shù)和低電壓擺幅，LVDS 接口減少了 EMI。一對平衡差分線上流經(jīng)兩個(gè)大小相等但方向相反的信號。因此兩條線所產(chǎn)生的大部分磁場互相抵消。相較于兩根單端數(shù)據(jù)線，這極大的減少了 EMI。

對于第 2 代和第 3 代 LVDS SerDes（串行器/解串器），另一個(gè)好處是通過 RBS（隨機(jī)化，DC 平衡，加擾）編碼提高系統(tǒng)可靠性和降低 EMI。靜態(tài)的顯示圖像可以包括許多相同的顏色位，這可能產(chǎn)生 DC漂移并影響信號質(zhì)量以及創(chuàng)造 EMI 峰值。 RBS編碼使數(shù)據(jù)隨機(jī)化并加擾比特位的位置，移除靜態(tài)模式并確保轉(zhuǎn)換正確，然后通過平衡 DC來允許 AC耦合并提供隔離。這種編碼的最終結(jié)果是抖動更小和通過更多的傳輸頻譜擴(kuò)展以降低 EMI。

數(shù)據(jù)速率，距離和成本/便利性

由于并行接口的數(shù)據(jù)速率非常有限，故數(shù)據(jù)速率是 LVDS 優(yōu)于 LVTTL / LVCMOS的另一個(gè)好處。如前面所述，當(dāng)許多輸出并行傳輸時(shí)，每個(gè)信號傳播越快，它產(chǎn)生的 EMI就越多。此外，信號間延時(shí)差也限制了信號可以傳播的距離，在更快的數(shù)據(jù)速率下會變得更糟。而使用 LVDS，數(shù)據(jù)速率可以更高，距離也可以延長至超過 10米。由于長度匹配的考慮減少以及更多的使用空間， PCB 的設(shè)計(jì)也容易很多。

使用 LVDS 接口和并行的 LVTTL / LVCMOS 相比，利用 LVDS 接口可以顯著減小 PCB 和連接器的尺寸，從而降低了整個(gè)系統(tǒng)的成本。 此外，當(dāng)需要系統(tǒng)維護(hù)維修時(shí)，使用大量并行接口電纜的系統(tǒng)，例如 LED Wall，調(diào)試起來很困難。而且 LED Wall 后面的空間有限，因此需要在正面進(jìn)行所有維修。而選用 LVDS接口時(shí)，電纜的數(shù)量明顯減少，這樣維護(hù)更容易，更易于管理。

LVDS SerDes 設(shè)計(jì)要點(diǎn)

在設(shè)計(jì)過程中，請考慮以下幾點(diǎn)：
?  EMI
o  LVDS 信號濾波設(shè)計(jì)主要針對如時(shí)鐘信號、總線信號做濾波設(shè)計(jì)，時(shí)鐘信號在發(fā)送端增加 RC 濾波設(shè)計(jì)，減小時(shí) 鐘對外的輻射干擾；針對差分信號，其濾波設(shè)計(jì)需在端口增加共模電感進(jìn)行濾波抑制共摸噪聲。
o  LVDS 信號抗干擾設(shè)計(jì)分為固定路徑干擾和環(huán)境干擾。

?  固定路徑的干擾
o  干擾路徑一般為電源或者信號線，故 LVDS 電路設(shè)計(jì)只需要在接口增加防護(hù)設(shè)計(jì)，接口增加磁珠吸收后對地增加電容，使干擾以最快的路徑泄放掉；

?  環(huán)境干擾
o  這種干擾是由環(huán)境中外部源的電磁輻射引起的，通常使用諸如添加鐵氧體磁珠和電容的保護(hù)措施來減少這種干擾的影響。

?  為了減少單端信號和 LVDS信號之間的串?dāng)_，應(yīng)該遵循：
o  在同一 PCB 層上，單端信號距離 LVDS 信號至少 12 mm；

o  差分線之間的距離不應(yīng)超過信號線寬度的兩倍, 電路板的厚度應(yīng)大于信號線之間的距離；

o  兩個(gè)相鄰差分對之間的距離應(yīng)大于或者等于 2 倍獨(dú)立信號線之間距離。
?  阻抗匹配
o  為 LVDS 信號設(shè)計(jì)阻抗匹配時(shí)，應(yīng)遵循：
?  PCB至少為 4層板，LVDS信號和 TTL/CMOS信號需用電源層或地層進(jìn)行隔離；

?  LVDS的驅(qū)動器和接收器盡可能靠近連接器放置；

?  靠近驅(qū)動器或接收器 Vcc管腳處放置一個(gè) 4.7μF或 10μF 電容，且要考慮信號的工作頻率和電容最佳工作頻率的匹配性；

?  靠近一個(gè)驅(qū)動器或接收器 Vcc管腳處放置至少一個(gè) 0.1μF和一個(gè) 0.001μF電容；

?  電源和地線盡量的寬以降低電源回流阻抗。

總結(jié)

LVDS 信號傳輸和 SerDes 技術(shù)滿足了當(dāng)今高帶寬、低功耗的傳輸要求，與傳統(tǒng)的單端傳輸技術(shù)像 LVTTL 技術(shù)相比，它們具有包括減少 EMI，提高數(shù)據(jù)速率，縮小尺寸/空間，設(shè)計(jì)復(fù)雜性，傳輸距離等各種優(yōu)勢。在 LED wall等工業(yè)應(yīng)用中，這些優(yōu)點(diǎn)在幫助滿足設(shè)計(jì)要求方面做了很多工作,但由于高速、低電壓特點(diǎn)，其設(shè)計(jì)不規(guī)范時(shí)易帶來信號完整性問題。實(shí)踐證明，遵循一定的設(shè)計(jì)規(guī)范可以規(guī)避 LVDS和 SerDes 設(shè)計(jì)問題。