1 概述
    AD9786是Analog Devices公司開發(fā)的一款面 向GSM、CDMA2000和WCDMA基站應(yīng)用，基于 CMOS工藝的帶有參數(shù)可調(diào)數(shù)據(jù)內(nèi)插功能和信號處理特征的16bit高速、高性能數(shù)，模轉(zhuǎn)換器。該電路集成了數(shù)字中頻調(diào)制模塊和希爾伯特變換器，提供了方便的帶寬設(shè)置和可選的邊帶抑制功能。可選的數(shù)據(jù)內(nèi)插濾波器簡化了對不同輸入數(shù)據(jù)率數(shù)據(jù)輸入的應(yīng)用，同時也利用了過采樣的性能增益。提供的2路數(shù)據(jù)通道可靈活地配置成1路或2 路輸入，實(shí)部或虛部輸出。靈活的時鐘接口可以接收一系列輸入類型的時鐘信號，如1Vp-p正弦波、 CMOS和LVPECL電平信號，同時還有單端和差分 2種輸入方式。內(nèi)部的時鐘模塊可以產(chǎn)生所需要的數(shù)據(jù)接口時鐘頻率。同時提供了支持單端和差分應(yīng)用的差分電流輸出，滿量程電流可達(dá)10mA～ 20mA。該器件還有1個串行控制接口，可提供方便的參數(shù)設(shè)置功能，通過對內(nèi)部寄存器的操作實(shí)現(xiàn)了靈活多樣的應(yīng)用模式選擇，可以根據(jù)用戶的需求選擇不同的應(yīng)用模式。

2 AD9786的特性
    圖l示出AD9786的功能框圖。

    該電路具有以下特征：
    16bit分辨率；
    可選的2x，4x，8x內(nèi)插濾波器；
    可選的fDAC/2，fDAC4，fDAC/8調(diào)制模式；
    2個輸入數(shù)據(jù)通道，在具體應(yīng)用中輸入數(shù)據(jù)通道可以靈活配置；
    可選的鏡頻抑制希爾伯特變換；
    直接中頻變換；
    串行控制接口。

3 AD9786的工作模式
    在實(shí)際應(yīng)用中，大部分情況是2個或多個器件應(yīng)用。在這種AD9786被用來合成多數(shù)據(jù)通路的場合，確保輸入到AD9786中的數(shù)據(jù)被多個AD9786 同步鎖定是十分必要的。同時在復(fù)信號的處理應(yīng)用中，數(shù)字相位的調(diào)節(jié)也是2個AD9786工作所需要的。為了滿足數(shù)據(jù)同步和相位合成的需要，只能有1 個AD9786被配置為主模式器件，為其他配置成從模式的AD9786提供1個參考時鐘。在同步使用過程中作為主模式器件輸出參考時鐘的引腳和從模式的AD9786的DATACLK／PLL_LOCK引腳必須直接相連。同時所有的主模式和從模式AD9786都必須使用同一差分時鐘源。

    當(dāng)AD9786被配置成主模式器件時，生成的參考時鐘有DATACLK Master和：Modulator Master模 式。在這2種模式下DATACLK／PLL_LOCK引腳都作為時鐘輸出引腳。AD9786的默認(rèn)工作模式是 DATACILK Master模式。在該模式下，差分時鐘輸入 腳(腳5，腳6)作為DAC的采樣時鐘輸入。DATA- CLK／PLL_LOCK引腳被作為同步數(shù)據(jù)輸出時鐘引腳使用。其輸出是輸入差分時鐘除以內(nèi)插倍數(shù)。而在 Modulator Master模式下，DATACLK／PLL_LOCK引 腳輸出的是1個輸入差分時鐘經(jīng)過16倍分頻之后的方波。

    工作在Modulator Master模式下的AD9786內(nèi) 部有1個工作在DACCLK時鐘頻率的擁有16個有限狀態(tài)的狀態(tài)機(jī)。該狀態(tài)機(jī)產(chǎn)生所有的內(nèi)部、外部時鐘和調(diào)制相位。這時DATACLK／PLL_LOCK引腳輸出的時鐘稱為MODCLK。該時鐘的上升沿是設(shè)置內(nèi)部狀態(tài)機(jī)狀態(tài)為零的時刻。

    當(dāng)AD9786工作在Modulator Master模式時，輸入數(shù)據(jù)必須和MODCLK時鐘、差分輸入CLKIN同步。在8x內(nèi)插模式下，每8個CLKIN時鐘的上升沿鎖存1個數(shù)據(jù)；在4x內(nèi)插模式下，每4個CLKIN時鐘的上升沿鎖存1個數(shù)據(jù)；在2x內(nèi)插模式下，每2 個CLKIN時鐘的上升沿鎖存1個數(shù)據(jù)。為了滿足數(shù)據(jù)建立時間和保持時間的需要，同時也為了數(shù)據(jù)同步的需要，AD9786提供了1個DATAADJ寄存器用來將MODCLK時鐘輸出前移或后移1個或幾個 DACCLK時鐘周期，最大可移動的具體時鐘周期數(shù)和所選擇的內(nèi)插倍數(shù)有關(guān)。在Modulator Master模式 下，鎖數(shù)據(jù)的CLKIN時鐘時刻固定，輸出的MOD- CLK根據(jù)所選擇的DATAADJ參數(shù)而前后移動。

    當(dāng)AD9786被設(shè)置為從模式器件時，根據(jù)所處工作模式的不同可以分為Modulator Slave模式和 DATACLK Slave模式。在這2種工作模式下DAT- ACLK／PLL_LOCK引腳作為時鐘輸入腳。當(dāng)AD9786 工作在Modulator Slave模式時，根據(jù)主模式器件生 成的參考時鐘MODCLK來設(shè)置狀態(tài)機(jī)的零狀態(tài)從而使得從模式器件的數(shù)據(jù)鎖存和調(diào)制相位能夠和主模式器件同步。通過AD9786中的MODADJ寄存器設(shè)置調(diào)制系數(shù)來調(diào)節(jié)AD9786的調(diào)制相位，可調(diào)的相位數(shù)和所選擇的調(diào)制倍數(shù)有關(guān)。

    和Modulator Master模式的情況相同，在Modu- latm Slave模式下的從模式AD9786的輸入數(shù)據(jù)必 須和差分時鐘輸入CLKIN以及輸入的MODCLK同步。在Modulator Master模式下，輸入數(shù)據(jù)鎖存的 CLKIN時刻是不變的，輸出的MODCLK時鐘前后移動。而在Modulator Slave模式下MODCLK時鐘作為 輸入是不變的，通過改變DATAADJ寄存器的數(shù)值將會改變鎖數(shù)據(jù)的CLKIN鎖存數(shù)據(jù)時刻。在DAT- ACLK Slave模式下，從模式器件使用從DATACLK/ PLL_LOCK輸入的時鐘作為它們的數(shù)據(jù)輸入時鐘。

4 在8通道陣列信號發(fā)生器中的應(yīng)用

    實(shí)際設(shè)計(jì)中需要模擬的是8路的陣列信號。根據(jù)設(shè)計(jì)需要，在本陣列信號模擬發(fā)生器電路中使用了8個工作在Modulator Slave模式下的AD9786， 同時使用1個Xilinx公司的Spartan IIE FPGA作 為主模式器件。在系統(tǒng)中，主機(jī)負(fù)責(zé)模擬并產(chǎn)生65 536點(diǎn)的周期通信基帶信號數(shù)據(jù)。FPGA主要負(fù)責(zé)與PCI橋路PCI5920的接口通信以讀取主機(jī)的命令和來自主機(jī)的通信基帶信號數(shù)據(jù)，并將所讀取的數(shù)據(jù)存儲在模擬器上的大容量SDRAM中。當(dāng)系統(tǒng)工作時，F(xiàn)PGA將SDRAM中存儲的數(shù)據(jù)輸入到 AD9786并提供1個MODCIJK時鐘作為AD9786 的調(diào)制同步時鐘，同時它還負(fù)責(zé)對AD9786的控制模式寄存器進(jìn)行配置。AD9786工作在8x內(nèi)插模式下，使用80MHz的DACCLK差分時鐘，通過設(shè)置 MODADJ來改變調(diào)制相位，通過DATAADJ來改變數(shù)據(jù)鎖定的時刻以保證多路輸人數(shù)據(jù)之間的同步關(guān)系。8通道陣列信號模擬發(fā)生器結(jié)構(gòu)框圖如圖2 所示。

    筆者用AD9786設(shè)計(jì)的多通道陣列信號產(chǎn)生器利用了AD9786高精度、高速、直接中頻調(diào)制等特性，實(shí)踐證明能夠很好的模擬空間陣列信號，具有較高的精度，較好的靈活性和可靠性。