隨著電子技術的進步，數(shù)字電視也得到了迅猛發(fā)展，其中視頻數(shù)字編解碼芯片是它的核心部件，而ADC又是影響其性能的關鍵模塊，因此設計高性能的模擬前端ADC成為IC設計的挑戰(zhàn)。本文設計了一種在12位精度、80MHz采樣率的ADC中負責采樣保持的核心電路—運算跨導放大器 (OTA)。
運放結構的選擇
根據(jù)ADC的要求可以推算出運放的性能指標，如表1所示，據(jù)此可以選擇運放的結構。目前常見的三種基本的運算放大器結構如圖1所示。圖1(a)是簡單的兩級運放，它具有大的輸出擺幅2(Vdd-2Vds,sat)，但頻率特性差，一般用Miller法補償，使得相位裕度變小，但會導致電路穩(wěn)定性變差。另一種改進的補償方式是增加調(diào)零電阻R2=1/Cc(1/gmb-R)，但由于工藝的不穩(wěn)定性，難以得到精確的電阻值。圖1(b)是套筒式運放，整個電路可以看成是單極點系統(tǒng)，無需補償，因此頻率特性好；又因為它只有2條主支路，因此功耗低，但輸入/輸出擺幅小。圖1(c)是折疊式共源共柵結構，它改進了套筒式輸入/輸出擺幅小的缺點，但存在4條主支路，功耗大且穩(wěn)定性變差。綜上所述，本文結合圖1(b)、(c)的優(yōu)點，設計了全差分套筒式增益增強型運放，如圖2所示，它能滿足高增益帶寬、低功耗等設計要求。
圖1 三種基本運算放大器
電路原理分析
增益倍增
為了提高增益，在共源共柵結構上附加輔助運算放大器，如圖3所示，可以增強共源共柵效應。輔助運放的放大倍數(shù)為Aadd，通過減小由輸出到輸入管漏極的反饋，輸出可增大Aadd倍，也即等效于：Rout≈(gm2rds2(Aadd+1)+1)rds1+rds2。其中，gm2是M2管跨導，rds1與rds2分別為M1與M2的輸出阻抗。因此電路的直流增益也會增大同樣的倍數(shù)，Av=gm1Rout≈-gm1rds1(gm2rds2 (Aadd+1)+1)。
同理，給圖2中的套筒式主運放加上輔助運放后，其直流增益可提高為Av=-gm1 [(gm5rds5rds7Aadd_p) //(gm3rds3 (rds9//rds1)Aadd_n)], 式中Aadd_n和 Aadd_p分別是輔助運放A_n和A_p的放大倍數(shù)。圖4中示出了n型輔助運放A_p的結構。
p型輔助運放A_n用于推進主運放的M3、M4管，n型輔助運放A_p用于推進主運放的M5、M6管。輔助運放采用折疊式結構，不需要太快的速度和建立時間，因此其尾電流取為主運放的1/10，大大降低了整個電路的功耗和面積。
表2 輔助運放的設計方法
頻率響應分析
圖2中全差分套筒式共源共柵運放的主極點在P1點，頻率為wp1=-1/RoutCL；次極點位于P2或P3點。通常由于p管的遷移率比n管的遷移率小，因此p管的過驅動電壓較大，導致寬長比W/L也較大，即P2點的電容比P3的電容大。因此可以認為P2點為次主極點，wp2=-gm5/Cp, 其中gm5為M5管的跨導，Cp主要包括M5管的柵源電容Cgs和M3管的柵漏電容Cgd。而主運放的單位增益頻率為wu=gm1/CL，其中gm1為M1管的跨導。當加入輔助運放時，附加的增益部分與M5管形成閉環(huán)，若附加增益部分速度太快，電路就可能變得不穩(wěn)定。又因為輔助運放增加了一對零極點wdoublet，如果設計不好，就會嚴重影響運放的建立特性。因此應使這對零極點盡量靠近，并且盡量遠離主運放的單位增益頻率，同時還要小于主運放的次主極點，即：bWu瞱doublet瞱p，其中b是閉環(huán)反饋系數(shù)。
圖2 套筒式增益增強型主運放
主運放和輔助運放的設計方法
在設計套筒式共源共柵主運放時，首先根據(jù)最大輸出擺幅的要求，分配過驅動電壓Vod并設置靜態(tài)工作點。由圖可得：Vout,max=Vdd-(|Vod7|+|Vod5|), Vout,min=Vod9+Vod1+Vod3, 設輸出擺幅為1.5V, 則|Vod7|+|Vod5|+ Vod9+Vod1+Vod3=3.3-1.5=1.8V, 由于p管M7、M5的遷移率低，給它們均分配0.45V的過驅動電壓，剩余的平均分配給M9、M1、M3各0.3V。再由閥值電壓公式Vgs=Vt+Vod知：允許的最小輸入共模電平等于Vgs1+Vod9=1V，VB1的最小值為Vgs3+Vod1+Vod9=1.3V，Vod5的最大值為：VDD-(|Vgs5|+|Vod7|)= 1.6V。因此，綜合考慮合理設置其偏置電壓VB4、VIN、 VG3、VG5、 VB1分別為：0.8V、1.2V、1.79V、1.6V、2.21V。
在進行電路設計時，首先需要手工估算寬長比W/L，這可以根據(jù)CMOS管飽和電流公式IDS=Kn(W/L)(VGS-VTN)2(1+lVDS)得到，式中器件跨導參數(shù)Kn=UnCox,l=，其中Cox為單位面積的氧化層電容，N為襯底摻雜濃度，Un為n溝道器件的表面遷移率。同理可計算P管參數(shù)。
折疊式共源共柵輔助運放的設計方法如表2所示，其中設寬長比Sn=(W/L)n。
圖4 n型輔助運放A_p
仿真驗證和結論
在Cadence的Spectre平臺下，本設計采用TSMC公司的0.35mm CMOS工藝模型，在3.3V電源電壓下，分別在tt(典型)、sf(慢NMOS, 快PMOS)、ff(快NMOS,快PMOS)3種工藝條件下對所設計的運放進行了仿真。仿真結果表明，本文采用的增益增強型套筒式共源共柵結構的全差分CMOS運算放大器具有110dB的直流開環(huán)增益，320MHz的增益帶寬，65?南轡輝６齲?拱諑蝕笥?00V/ms, 建立時間小于6ns，功耗小于5.7mW。
結語
本文對增益提高技術的原理和全差分套筒式共源共柵運算放大器進行了分析，在此基礎上設計了一個帶增益提升的全差分折疊式共源共柵運算放大器，它能有效地提高增益，同時對運算放大器的速度及穩(wěn)定性等影響很小。因此，該運放達到了設計性能的要求，可以運用于高速、高精度的ADC等。
參考文獻
1. Razavi B. Design of Analog CMOS Integrated Circuits[M]. New Yorks, McGraw-Hill, 2001
2. R.Jacob Baker, Harry W.Li, David E.Boyce. CMOS Circuit Design, Layout, and Simulation, John Wiley &Sons,Inc,1998
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