1 概述
    目前，我國的可控硅觸發(fā)電路分為三類：第一類是模擬型。該類型是80年代初出現(xiàn)的專用集成觸發(fā)電路產(chǎn)品，此類可控硅觸發(fā)電路易受元件參數(shù)分散性、同步電壓波形畸變、溫度變化等因數(shù)影響，電路較為復(fù)雜，可靠性低，抗干擾性差，而且輸出不穩(wěn)定，裝置功率大等缺點；第二類是可編程數(shù)字型。此類型采用單片機、CPLD等設(shè)計，采用編程設(shè)置同步和移相．但該類型觸發(fā)電路具有電路規(guī)模較大，技術(shù)要求高，軟件抗干擾能力差等缺點，而且不易實現(xiàn)小型化、小量產(chǎn)，限制了其廣泛應(yīng)用；第三類是采用數(shù)字移相的集成電路。該類觸發(fā)電路克服了以上兩類的一些缺點，大大提高了移相精度和對稱度，且易于控制，提高電路的穩(wěn)定性和可靠性。這里給出一款用于可控硅的集成電路數(shù)字控制的三相移相觸發(fā)電路。針對點電網(wǎng)及現(xiàn)場出現(xiàn)的噪聲干擾問題，提出一種去抖動電路設(shè)計方案．闡述了移相電路的基本設(shè)計思路。

2 電路設(shè)計
2．1 電路框架
    三相正弦輸入(ACl～AC3)經(jīng)比較器，轉(zhuǎn)換成與輸入同步的方波信號，再經(jīng)去抖動電路消除輸入信號噪聲，生成干凈的同步方波信號，進入移相電路。移相控制信號由外部電壓輸入提供，移相控制電壓經(jīng)9 bit A／D轉(zhuǎn)換器轉(zhuǎn)換，作為移相電路中計數(shù)器的初始值，當(dāng)計數(shù)器計數(shù)滿時，產(chǎn)生一個移相脈沖，該移相脈沖再次觸發(fā)脈寬發(fā)生電路，產(chǎn)生所需的脈寬信號，經(jīng)調(diào)制后輸出。該電路框圖如圖1所示。表l給出了各引腳功能說明。

2．2 噪聲消除電路
    圖2是去抖動電路。三相交流電同步信號經(jīng)比較器后，通過觸發(fā)器使其與內(nèi)部時鐘同步，同步信號a．b和c分別對應(yīng)圖3中的／net63．／net58和／net43，可見這3個信號的上升沿和下降沿都具有毛刺抖動信號。圖2中的電路A部分是邊沿檢測電路，其功能是利用a，b和c所有上升沿和下降沿產(chǎn)生小脈沖。電路A部分的輸出作為時鐘信號進入電路B，實現(xiàn)去抖動電路。當(dāng)?shù)谝粋€脈沖到來時，觸發(fā)器輸出高電平，同時啟動電阻電容的充電電路，電容充電，當(dāng)充電達到使其后面的反相器翻轉(zhuǎn)，觸發(fā)器復(fù)位，觸發(fā)器輸出低電平。電容充電波形如圖3中的／net90，觸發(fā)器輸出信號波形為／net52。再利用該輸出信號作為時鐘信號對同步信號a，b和c采樣，濾除信號中的所有毛刺抖動成分，最終輸出信號為／out3，／out2和／outl。

2．3 移相電路
    移相電路是數(shù)字三相移相觸發(fā)電路的主要部分。其原理如圖4所示，同步信號、正弦信號通過過零比較器變?yōu)橄辔慌c周期一致的同步方波，上升沿和下降沿檢驗電路檢驗出同步方波的上升沿和下降沿，產(chǎn)生的兩個尖脈沖分別對應(yīng)同步信號正負半周的的觸發(fā)信號。采用該觸發(fā)信號啟動計數(shù)器進行減法計數(shù)，A/D轉(zhuǎn)換器輸出置為計數(shù)器的初值，當(dāng)減法計數(shù)器為零時則產(chǎn)生移相后的尖脈沖，減法計數(shù)器的啟動和停止脈沖之間的相位差，即對應(yīng)于脈沖群與正弦波之間的相位差△φ。

2．3．1 移相范圍
    計數(shù)器的時鐘CLK(晶體振蕩器)是由晶體振蕩器提供的恒定值。假設(shè)A/D轉(zhuǎn)換器的位數(shù)為N，分辨率即為2N。滯后時間最大值為：時可以選擇適當(dāng)?shù)腘和晶振，晶體振蕩器，使2N/f晶振≥T工頻/2(10 ms)。因此，當(dāng)直流控制電平Vcon從5一OV調(diào)節(jié)時，脈沖群與正弦波之間的相位差△φ對應(yīng)于O～(T工頻/2)。因此，一般情況下，觸發(fā)電路的相移范圍為：△φ∈[0，(T工頻/2)]。但由于集成電路的制作工藝的差異、電網(wǎng)的頻率波動和比較器檢測過零點的精確度不高．實際移相范圍要比以上的范圍窄一些，只要移相范圍不小于178°即可滿足較高的要求。
2．3．2 控制精度
    控制精度是指A／D轉(zhuǎn)換器輸出的數(shù)字量變化一位時。輸出角度的變化值，設(shè)A／D轉(zhuǎn)換器的位數(shù)為N位，那么A/D轉(zhuǎn)換器輸出最大的數(shù)字量為2N，故觸發(fā)器的控制精度若A／D轉(zhuǎn)換器的位數(shù)為9位(N=9)，那么控制精度為180°／2°=0.35l 6°／bit。

2．4 A／D轉(zhuǎn)換電路
    考慮到設(shè)計要求，由于處理時鐘頻率不高，因此采用中速逐次逼近式A／D轉(zhuǎn)換器，其工作原理如圖5所示，包含比較器、D／A轉(zhuǎn)換器、寄存器、時鐘信號源和控制邏輯等5部分。

    轉(zhuǎn)換周期從采樣所需轉(zhuǎn)換的輸入模擬信號開始。數(shù)字控制邏輯電路假設(shè)MSB為1，其他所有碼元為0。將此數(shù)字字作為分壓電阻網(wǎng)絡(luò)的輸入，產(chǎn)生0．5UREF的模擬信號，如圖6所示。比較該模擬信號和采樣模擬信號。如果比較器輸出高電平，數(shù)字控制邏輯電路則令MSB為1；如果輸出低電平，則MSB為0。這樣實現(xiàn)逐次逼近的第一步．并確定MSB值。然后猜想次高位為1，其余位為0，并和已知數(shù)值的MSB位組成數(shù)字量，輸入分壓電阻網(wǎng)絡(luò)。再比較分壓電阻網(wǎng)絡(luò)輸出和采樣輸入信號，如果比較器輸出高電平，則次高位為1；反之則為0。直到所有數(shù)字量的位在逐次逼近中確定為止。

2．5 電路布局
    移相觸發(fā)集成電路采用1．2μm N阱雙層多晶單層金屬CMOS集成電路設(shè)計規(guī)則設(shè)計電路布局．采用全定制的布局設(shè)計方法．其特點是針對每個晶體管優(yōu)化電路參數(shù)和布局以獲得最佳性能以及最小面積。布局設(shè)計需解決的關(guān)鍵問題是減少襯底耦合噪聲的影響，可通過以下途徑解決：
    (1)阱隔離環(huán)低摻雜的襯底中，物理隔離通過增加注入孔和感應(yīng)孔間的距離來增加兩者間的電阻，增強隔離效果。
    (2)用P+擴散層形成隔離 P+擴散層通過吸收數(shù)字器件注入襯底的噪聲電流達到隔離效果，隔離環(huán)用于包圍數(shù)字電路或者是模擬電路。從另一個角度看，引入了P+隔離環(huán)后，減少環(huán)內(nèi)的那部分襯底區(qū)域到地的電阻，也相應(yīng)減小該區(qū)域受到的耦合噪聲干擾。
    (3)數(shù)字電路地與襯底分離 將數(shù)字電路的N管的源極通過Metal接地，而不與襯底相連。襯底為模擬地，因此通過這種措施將模擬電路和數(shù)字電路地分開．模擬和數(shù)字電路通過地線耦合抑制噪聲。
2．6 仿真結(jié)果
    仿真結(jié)果如圖7所示，輸入為三相正弦信號，輸出為6路移相觸發(fā)脈沖。

3 測試結(jié)果
    圖8給出該系統(tǒng)測試結(jié)果。其中，其基本電參數(shù)測試結(jié)果如下：靜態(tài)電源電流IDO<8 mA，輸入端漏電流IIL<lμA，輸入端漏電流IIH<lμA，輸出吸收電0流IOL1(VOL=0．8 V)>25 mA，輸出驅(qū)動電流IOH1(VOH=4 V)<一25 mA，輸出吸收電流IOL2(VOL=0．5 V)>3 mA，高阻態(tài)漏電流IOZ<lμA。其功能測試結(jié)果為：移相范圍為0～178°，移相精度為0．35°／mV。

4 結(jié)語
    設(shè)計了一款用于可控硅控制的三相移相觸發(fā)電路。針對點電網(wǎng)及現(xiàn)場出現(xiàn)的問題，提出了一種去抖動電路解決方案，給出了移相電路的基本設(shè)計思路。通過仿真和實際測試．該電路的移相范圍達到178°，移相精度為0．35°／mV。該電路采用數(shù)字控制方式，使得移相精度和對稱度大大提高，且控制方便，提高了電路的穩(wěn)定性和可靠性，并克服以往電路精度差、可靠性低以及技術(shù)復(fù)雜等缺點。