1  引言

信息通過傳輸介質在發(fā)送端和接收端之間傳送。信息的原始形式通常是不適合直接進行傳送，需要把它加載到高頻載波上來實現(xiàn)信息的傳送。把信息加載到高頻載波上的過程被稱作為調制。

幅度調制是一種相對便宜的調制方式，尤其是全載波雙邊帶幅度調制可以使用簡單的解調器電路，因此這種調制方式在商業(yè)廣播以及民用波段的雙向無線移動通信中獲得應用。

原始信息信號、載波信號和全載波雙邊帶幅度調制信號之間的關系如下。

    原始信息信號：

                                                    （1）

    載波信號：

                                                     （2）

    全載波雙邊帶幅度調制信號：

               （3）

在上面的關系式中，k_am為調幅靈敏度，反映原始信息信號對幅度調制信號的高頻幅度的影響程度。

傳統(tǒng)的幅度調制電路是一個非線性電路，利用非線性特性實現(xiàn)調制信號中的乘法運算。幅度調制電路有兩個輸入端，一個輸入原始信息信號；另一個輸入單一頻率的載波信號。不同的廣播電臺采用不同的載波頻率以避免相互干擾。利用LC振蕩器產生載波信號具有頻率調節(jié)方便的優(yōu)點，但是頻率穩(wěn)定度較低；使用晶體振蕩器具有頻率穩(wěn)定度高，但是頻率調節(jié)不方便。

2  直接數字頻率合成

直接數字頻率合成（Direct Digital Synthesis，DDS）技術利用數字方法可以產生任意波形的信號，而且所產生的信號同時具有頻率穩(wěn)定度高和頻率調整精度高的特點，適合用作載波信號。基于DDS技術產生信號波形的原理圖如圖1所示。

 圖1  DDS技術產生信號波形的原理圖

DDS信號源的核心是相位累加器，它類似一個計數器。每來一個時鐘信號，相位累加器的輸出就增加一個步長的相位增加量，相位增加量的大小由頻率控制字確定，改變頻率控制字就可以改變相位增加的速度，從而改變輸出信號的頻率。信號波形的數據表里包含待產生信號一個完整周期的幅度—相位數據，該數據可以由需要產生的信號利用采樣和量化來獲得。從波形數據表中讀出相位累加器輸出相位信號值對應的幅度數據，通過數字/模擬轉換器將該數據轉換成所需的模擬信號波形輸出。數字/模擬轉換器輸出的信號是由一系列階梯近似的模擬信號，由于也是每來一個時鐘信號完成一次轉換，因此輸出信號中的諧波頻率是固定的，利用濾波器濾除這些諧波分量就可以獲得滿意的輸出信號波形。

相位累加器的相位累加為循環(huán)迭加，這樣使得輸出信號的相位是連續(xù)的。相位累加器進行線性相位累加，累加至滿量時產生一次計數溢出，這個溢出率即為輸出信號的頻率。頻率控制字內的相位增加量越大，相位累加器的溢出率越高，輸出信號的頻率越高。

如果相位累加器的位數為N，頻率控制字內的相位增量為K，參考時鐘頻率為f_SYSCLK，則DDS系統(tǒng)輸出信號的頻率f_O為：

                                                               （4）

輸出信號的頻率分辨率Δf₀為：

                                                                       （5）

    參考時鐘由晶體振蕩器提供，具有較高的頻率穩(wěn)定度。DDS系統(tǒng)的工作類似于數字分頻電路，輸出信號的頻率穩(wěn)定度等同于參考時鐘的頻率穩(wěn)定度，即可以達到晶振的頻率穩(wěn)定度。

3  AD9854芯片介紹

AD9854把DDS技術和高速數字/模擬轉換器結合在一起，形成一個全數字化、可編程的頻率合成器。在一個精確的時鐘源的控制下，它可以產生一個頻譜較純、頻率―相位―幅度可編程的正弦信號。

AD9854的DDS核具有48位的相位累加器，當系統(tǒng)時鐘為300MHz時，輸出信號的頻率分辨率仍可達1mHz。如果一個正弦波信號周期包括30個采樣點，它的輸出信號頻率可達10MHz，滿足幅度調制廣播載波頻率535～1605kHz的要求。AD9854還包含一個4×到20×時鐘倍頻電路，因此該電路允許使用較低的外部時鐘頻率來獲得較高的系統(tǒng)時鐘頻率，降低了對外部時鐘在工作頻率方面的要求。

在信號幅度控制方面，AD9854具有12位數字乘法器，提供12位的輸出幅度調整率。該乘法器位于波形數據表與數字/模擬轉換器之間，它的一個輸入來自波形數據表的數字載波，另一個輸入來芯片外部的數據。當外部輸入的數據來源于原始信息信號時，利用這個乘法器就可以實現(xiàn)如式（3）所示的幅度調制信號。

AD9854工作參數，例如輸出幅度調制信號的載波頻率以及幅度，可以通過向它的寄存器寫入數據來實現(xiàn)。寄存器的訪問具有8位并行和SPI兼容的串行兩種方式。向寄存器寫入數據并不能使AD9854的工作發(fā)生變化，芯片只有在接收到數據刷新信號才能實現(xiàn)工作狀態(tài)的改變。刷新信號可以由AD9854內部電路產生，也可以由外部提供。本設計采用外部提供，保證數據刷新與對原始信息信號采樣的同步。

4  AD9854芯片串行數據接口的實現(xiàn)

AD9854的工作控制可通過向其內部寄存器寫入數據來實現(xiàn)，工作狀態(tài)可由從其內部寄存器讀出數據來獲得。工作在串行方式時，芯片的大多數控制管腳處于非激活狀態(tài)，僅使用少數控制管腳，本設計就采用串行方式控制AD9854的工作。串行方式的2線信號傳輸方式信息傳輸包括2部分，第一部分提供控制指令，包括讀/寫信息和寄存器地址；第二部分提供具體的工作數據，其關系如圖2所示。

圖2  串行傳輸關系圖

利用串行方式完成一次原始信息數據輸入來控制載波的振幅包括1個字節(jié)的控制指令和2個字節(jié)的數據，共計24位。串行傳輸數據和時鐘的時序圖如圖3所示。串行時鐘周期的最小值為100ns，按這樣的傳輸速率，完成24位串行數據的傳送只需要2.4us。對語音信號采樣率的現(xiàn)行標準為8kHz，即采樣周期為125us，在一個語音信號的采樣周期內完全有能力完成向AD9854芯片的原始信息數據傳輸。

圖3  串行傳輸時序圖

AD9854的控制芯片還需要去控制將待傳輸的語音信號轉換為數字信號的模擬/數字轉換器的工作。由于可編程邏輯器件具有并行工作的特點，使得其對模擬/數字轉換器的控制工作和向AD9854的數據傳輸可以采用流水線的方法進行。設計中采用ALTERA公司的FPGA器件EP1C3，這種FPGA器件的端口電壓支持3.3V，這與AD9854芯片相同；同時它具有104個用戶可使用的輸入/輸出管腳，足夠整個系統(tǒng)使用；再有就是它的內部也具有基于鎖相環(huán)的時鐘倍頻電路，降低了對外部時鐘在工作頻率方面的要求。

采用有限狀態(tài)機（FSM）的時序電路模型，使用VHDL實現(xiàn)的AD9854芯片數據接口代碼格式如下：

IF (start_ad9854 = '0') THEN                            --啟動信號有效，狀態(tài)清0

          current_state <= 0;

     ELSIF (start_ad9854 = '1') THEN                         --啟動信號無效，狀態(tài)機工作

         IF (clk_ad9854'EVENT AND clk_ad9854 = '1') THEN    --AD9854串行2線數據傳輸模塊時鐘有效

              CASE current_state IS                         --根據有限狀態(tài)機狀態(tài)進行分支處理

                   ······

                   WHEN 24 =>                                --當前狀態(tài)24

                       current_state <= 25;                 --下一個狀態(tài)25

                            cs <= '0'; sclk <= '0'; sdio <= amplitude(11); updata <= '0';

                                                             --模擬/數字轉換結果位11數據

                   WHEN 25 =>                                --當前狀態(tài)25

                       current_state <= 26;                 --下一個狀態(tài)26

                            cs <= '0'; sclk <= '1'; sdio <= amplitude(11); updata <= '0';

--串行時鐘有效，位11數據寫入

                   ······

                   WHEN 50 =>                                --當前狀態(tài)50                   

                       current_state <= 50;                 --下一個狀態(tài)50

                            cs <= '1'; sclk <= '0'; sdio <= '0'; updata <= '0';

                   ······

圖4  AD9854芯片數據接口仿真波形圖

圖4是實現(xiàn)向AD9854芯片傳送模擬/數字轉換結果的仿真波形圖。模塊時鐘clk_ad9854頻率選取1MHz。每個數據傳送循環(huán)由啟動信號start_ad9854為低電平開始，這使得當前狀態(tài)為0。當啟動信號變?yōu)楦唠娖?，在模塊時鐘的控制下依次產生所需的各個狀態(tài)。在每個狀態(tài)下，分別產生串行數據傳送選擇信號cs、串行時鐘信號sclk、串行數據信號sdio和刷新信號updata。當前數據傳送完成以后，狀態(tài)機在最后一個狀態(tài)自跳轉，如代碼舉例中的狀態(tài)50，等待下一個數據傳送循環(huán)開始時的啟動信號start_ad9854低電平。

5  結束語

本文作者創(chuàng)新點：實現(xiàn)了一個全數字化的幅度調制電路，并包括載波信號的產生。利用調幅收音機在整個頻段內對電路的工作進行了檢測，獲得滿意的結果。相對于模擬幅度調制電路，數字幅度調制電路具有抗干擾能力強、一致性好以及容易實現(xiàn)設計自動化等優(yōu)點。

ALTERA公司的FPGA器件不僅提供實現(xiàn)邏輯電路的資源，同時也提供了大量的嵌入式存儲模塊。采用FPGA器件可以很方便地實現(xiàn)相位累加器和波形數據表，工作速率也滿足要求。如果用它來實現(xiàn)DDS信號源，當前的主要困難為必須添加數字/模擬轉換器，高速數字/模擬轉換器不僅價格較高，而且它與FPGA器件之間的高速數據傳送對電路板也提出較高的要求。