1 工作時(shí)序和讀出電路結(jié)構(gòu)
    作為大陣列面陣的基礎(chǔ)，首先研制了一個(gè)2×8讀出電路，圖1給出了該電路的工作時(shí)序，其中Rl、R2為行選通信號(hào)；Vr為復(fù)位信號(hào)；SHl、SH2是雙采樣信號(hào)；C1、C2、…、C8為列讀出信號(hào)。電路采用行共用的工作方式，R1選通(高電平)時(shí)，第一行進(jìn)行積分，SH1為高電平時(shí)，電路進(jìn)行積分前采樣，SH2為高電平時(shí)，進(jìn)行積分結(jié)束前的采樣，C1、C2、…、C8依次為高電平，將行上的每個(gè)像元上信號(hào)輸出；然后R2為高電平，重復(fù)上面的步驟，進(jìn)行第二行的積分和讀出。

    圖2是2×8讀出電路的結(jié)構(gòu)框圖，芯片主要由行列移位寄存器、CTIA和CDS單元組成，圖中用虛線框表示：移位寄存器單元完成行列的選通，CTIA功能塊將探測(cè)器電流信號(hào)按行進(jìn)行積分，CDS功能塊能抑制電路的噪聲，如KTC(復(fù)位噪聲)、FPN(固定圖形噪聲)等；FPGA主要產(chǎn)生復(fù)位信號(hào)(Vr)和采樣信號(hào)(SH1、SH2)，觸發(fā)電路的復(fù)位和采樣動(dòng)作，C8為該組信號(hào)的觸發(fā)信號(hào)，解決和芯片內(nèi)行列選通信號(hào)同步問題。

    為了便于和讀出電路的連接仿真，首先根據(jù)器件特性建立了器件的電路模型，如圖3(a)中的虛線框所示，其中Idet、Rdet、Cdet分別表示器件的光電流、阻抗、寄生電容。圖3(a)還給出了CTIA讀出單元電路結(jié)構(gòu)，主要由一個(gè)復(fù)位開關(guān)KR和積分電容Cint以及低噪聲運(yùn)放A構(gòu)成。在CTIA結(jié)構(gòu)中，設(shè)計(jì)一個(gè)高增益、低噪聲、輸入失調(diào)小、壓擺率大的運(yùn)放是確保讀出電路信噪比高、動(dòng)態(tài)范圍大的關(guān)鍵。除此之外，積分電容Cint的設(shè)計(jì)也非常重要，在設(shè)計(jì)過程中發(fā)現(xiàn)，選擇合適的積分電容也是關(guān)鍵之一。圖3(b)是CDS單元，由采樣管Ml、M2、采樣保持電容C1、C2及M3~M6構(gòu)成的差分器組成，Vin為CDS輸入電位，也即CTIA的輸出電位。Voou1和Vout2為兩次采樣輸出，經(jīng)過減法器后可以進(jìn)行噪聲抑制。

2 積分電容Cint
    積分電容的設(shè)計(jì)主要和探測(cè)器信號(hào)電流的大小有關(guān)。圖4是In0.53Ga0.47As／InP APD特性，仿真結(jié)果顯示器件的工作電流一般在300 nA左右。

    圖5為器件電流取300 nA時(shí)積分電容分別為2、4、6和15 pF時(shí)的輸出電壓Vout的仿真結(jié)果。仿真參數(shù)設(shè)計(jì)：在器件厚度為20 μm的情況下，根據(jù)器件仿真結(jié)果進(jìn)行計(jì)算，器件阻抗為2×109Ω，器件寄生電容為80 pF。參考電壓Vb取2．0V，積分時(shí)間為60μs。可以看到對(duì)應(yīng)不同的積分電容，積分電壓到達(dá)飽和的時(shí)間是不一樣的，也就是選擇不同的積分電容，最佳積分時(shí)間是不一樣的。如選用4 pF的積分電容，積分時(shí)間最好控制在40μs以下。

    積分電容還決定電荷容量。電荷容量為

   
式中：Qm為電荷容量；Vref為參考電壓，一般為1．5~3 V。式(1)表示增大積分電容Cint可以提高電荷容量。
    在CTIA電路結(jié)構(gòu)中，KTC噪聲是最主要噪聲，而KTC噪聲也和積分電容有關(guān)。KTC復(fù)位噪聲電壓可以表示為

   
式中：VN為積分電容上復(fù)位引起的KTC噪聲電壓；K為波爾茲曼常數(shù)，其值為1．38×10-23J／K；T是絕對(duì)溫度，取77 K。將此噪聲電壓折合成輸入端噪聲電子數(shù)，則表示為

   
式中：Nin為積分電容KTC復(fù)位噪聲折合到輸入端的噪聲電子數(shù)；q為電荷常數(shù)，其值為1．60×10-19C；G為輸出級(jí)增益。
    圖6表示了該噪聲電子數(shù)和溫度、積分電容Cint之間的關(guān)系。從圖6可以看到，Nin隨溫度降低而減少，同時(shí)隨Cint的增大而增多。所以在設(shè)計(jì)Cint時(shí)，必須兼顧探測(cè)器電流、積分時(shí)間、電荷容量Qm和KTC噪聲折合到輸入端電子數(shù)Nin，并且結(jié)合電路工作溫度設(shè)計(jì)一個(gè)合適的值。在讀出電路中，電容的工作溫度為77 K，Cint設(shè)計(jì)為4 pF時(shí)，參考電壓取2 V，電荷容量為8×10-12J。電路的輸出級(jí)增益為O．65，KTC復(fù)位噪聲折合到輸入端的噪聲電子數(shù)為768個(gè)，小于實(shí)際探測(cè)器的噪聲電子數(shù)，而電荷容量也足夠大，滿足探測(cè)器讀出的需要。在CTIA結(jié)構(gòu)中，設(shè)計(jì)一個(gè)高增益低噪聲的運(yùn)算放大器。根據(jù)具體的應(yīng)用合適設(shè)計(jì)。而開關(guān)管KR采用四管合抱管結(jié)構(gòu)，減小導(dǎo)通電阻對(duì)電路的影響。圖7為讀出電路芯片的照片。

3 結(jié)論
    電路采用O．6μm CMOS工藝流片，采用40腳的管殼進(jìn)行封裝，其中有效引腳為32個(gè)。用電注入法(恒流源模擬器件)測(cè)試了芯片的性能，電流信號(hào)為100～600 nA。功率耗散小于200μW。當(dāng)積分電容為4 pF的時(shí)候，積分時(shí)間為36μs。時(shí)鐘頻率為0．5MHz的時(shí)候，一幀像元積分和讀出的總時(shí)間為108μs。電路的電荷存儲(chǔ)能力為5×107個(gè)，動(dòng)態(tài)范圍為l V左右，輸出噪聲為5．2×10-5Vrms。測(cè)試結(jié)果顯示電路符合預(yù)期的設(shè)計(jì)要求。