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[導(dǎo)讀]在此說(shuō)明以晶體振蕩器做為基準(zhǔn)振蕩器,將其與VCO以及PLL電路組合成為信號(hào)產(chǎn)生器的情形也被稱為頻率合成器。 此一PLL-VCO電路的設(shè)計(jì)規(guī)格如表l所示。振蕩頻率范圍為40M~60MHz內(nèi)的10MHz寬。每一頻率階段(step)寬幅為10

在此說(shuō)明以晶體振蕩器做為基準(zhǔn)振蕩器,將其與VCO以及PLL電路組合成為信號(hào)產(chǎn)生器的情形也被稱為頻率合成器。
此一PLL-VCO電路的設(shè)計(jì)規(guī)格如表l所示。振蕩頻率范圍為40M~60MHz內(nèi)的10MHz寬。每一頻率階段(step)寬幅為10kHz。頻率的穩(wěn)定度目標(biāo)與晶體振蕩電路相近。

PLL-VCO的工作原理

表一 PLL-VCO的設(shè)計(jì)規(guī)格
振蕩頻率40M-60MHz中的10MHz寬幅
頻率階段10KHz
頻率穩(wěn)度與晶體振蕩器同等
振蕩波形正弦波
溫度范圍0-50
電源電壓12~15V

表1 PLL-VCO的設(shè)計(jì)規(guī)格
(根據(jù)使用目的與規(guī)格,決定振蕩頻率與頻率階段。頻率穩(wěn)定度高,且可以做階段性變化。) 
圖3所示的為此將制作的PLL.VC0電路之方塊圖。假設(shè)VCO電路的振蕩頻率為53.29MHz工作原理。

(利用數(shù)字設(shè)定用SW設(shè)定BCD符碼,做為頻率的設(shè)定,將晶體與VCO電路做相位比較,以達(dá)頻率穩(wěn)定化。)

  首先,利用晶體產(chǎn)生10.24MHz之振蕩。再將此做1024分頻,產(chǎn)生fr=10kHz的基準(zhǔn)頻率。
另外,將VCO電路之振蕩頻率fosc利用N分頻電路做N分頻成為fo也即是,fo=fosc/N。此一分頻比N之值,是利用數(shù)字設(shè)定用SW,根據(jù)BCD (Binary Coded Decimal)符碼而設(shè)定的。
接著,利用相位比較器做fr與fo的相位比較。如果frfo時(shí),會(huì)發(fā)生誤差檢出脈波。此再利用回路濾波器積分成為直流電壓,以此控制VC0振蕩電路,使fr=fo。
在PLL電路成為鎖栓(Locked)狀態(tài)時(shí),VCO的振蕩頻率應(yīng)該為fosc=N x f0=N x fr
假設(shè)數(shù)字設(shè)定用SW所設(shè)定的數(shù)字為"5329"時(shí),fosc成為fosc=5329×10kHz=53.29MHz
所以,只要改變數(shù)字設(shè)定用SW所設(shè)定的數(shù)字,便可以改變VCO的振蕩頻率。
因此,PLL電路為利用頻率反饋控制,使fr=fo。而且由于fr是經(jīng)由晶體振蕩器的頻率分頻而得,所以,PLL的VCO所產(chǎn)生的頻率穩(wěn)定度可以與晶體振蕩器比美。

PLL用IC  MC145163P
此所使用的PLL用IC為Motorola公司的MC145l63P。圖4所示的為MC145163P的特性與端子連接圖,以及方塊圖。
此一IC內(nèi)含有可以產(chǎn)生基準(zhǔn)頻率fr的晶體振蕩電路與分頻電路,將VCO信號(hào)分頻用的N分頻電路,以及將fo與fr做為此較用的相位比較電路。
此一IC為28個(gè)端子DIP型。電源電壓為3~9V工作原理,工作原理頻率為30MHz(電源電壓5V),如果電源電壓成為9V時(shí),工作原理頻率可以延伸至80MHz。因此,對(duì)于設(shè)計(jì)規(guī)格為40M~60MHz而言,不會(huì)有問(wèn)題。

圖4MCl45163P的構(gòu)成
(此為L(zhǎng)SI,集積度高,與VCO電路配合,可以組成PLL電路。)

MC145163P主要功能端口說(shuō)明
fin
(1
端子)
頻率合成器的可程式化計(jì)數(shù)器(/N計(jì)數(shù)器部)的輸入,通常fin 可以從VCO取得,以AC結(jié)合連接至1端子。在標(biāo)準(zhǔn)CMOS邏輯位準(zhǔn)之大振幅信號(hào)的場(chǎng)合,也可以采用直接結(jié)合。
Vss
(2
端子)

電路的接地

VDD3端子)

正電源(+5V

PDout
(4
端子)
當(dāng)伯VCO控制信號(hào),由相位比較器的3狀態(tài)輸出。
頻率fv > frfv相位前進(jìn);負(fù)脈波。
頻率fv < frfv相位延遲;正脈波。
頻率fv = fr與同相位;高阻抗?fàn)顟B(tài)。
RA0
RA1
5端子,6端子)
由這些輸入,設(shè)定基準(zhǔn)分頻器(R計(jì)數(shù)器)的分頻比。分頻比可以從5122048,4096中選擇。
ΦR,ΦV
7端子,8端子)
利用這些相位比較器的輸出,與通低頻慮波器組合,成為VCO的控制信號(hào)。
頻率fv > fr或相位前進(jìn)的場(chǎng)合:
ΦV 會(huì)發(fā)生L脈波,ΦR 會(huì)維持H
頻率fv < frfv相位延遲的場(chǎng)合:
ΦV 維持H, ΦR產(chǎn)生L脈波。
頻率fv = fr與同相位的場(chǎng)合:
ΦV ,ΦR 都成為H。
BCD輸入
9端子-24端子)
這 些的輸入數(shù)據(jù),在N計(jì)數(shù)器的內(nèi)容成為時(shí),會(huì)被預(yù)先設(shè)定(preset.
9
端子為100位數(shù)的LSB,24端子為100位數(shù)的MSB,由于內(nèi)藏有pull down電阻。因此,在輸入開(kāi)放時(shí)成為L位準(zhǔn)。利用BCD數(shù)字設(shè)定SW的使用,可以任意設(shè)定39999為止的任意分頻比。
REFout
(25
端子)
內(nèi)部基準(zhǔn)振蕩器外部基準(zhǔn)信號(hào)的緩沖輸出。
OSCout,

OSCin(26端子,27端子)

在這些端子上連接水晶振蕩子時(shí),便成為基準(zhǔn)振蕩器。使用適當(dāng)值的電容連接OSCin與接地間,以及OSCout與接地間。OSCin也成為外部一產(chǎn)生基準(zhǔn)信號(hào)的輸入。這些信號(hào)通常在OSCinAC結(jié)合。但是,在大振幅信號(hào)(CMOS邏輯位準(zhǔn))的組合,則使用DC結(jié)合。在外部基準(zhǔn)Mode中,不必要與OSCout連接。
LD28端子)PLL鎖栓檢知信號(hào),在PLL回路成為鎖栓時(shí)(frfv的頻率與相位為相同時(shí))成為H,不成為鎖栓時(shí)則產(chǎn)生脈波。

圖5所示的為實(shí)際的PLL-VCO電路的構(gòu)成。
圖5 PLL-VCO電路圖
(VCO電路與緩沖放大器的工作原理電壓為12V。為了提高M(jìn)C145163P的工作原理頻率,將電源電壓提高至9V。)

VCO電路的設(shè)計(jì)
VCO電路為使用上章的備注欄所介紹的庫(kù)拉普振蕩電路。
將線圈與電容組合,使達(dá)到設(shè)計(jì)規(guī)格的40M~60MHz。
線圈為使用FCZ50-10S。此一線圈的標(biāo)準(zhǔn)電感量為0.68μH,但是,在此將鐵芯做稍微調(diào)偏,使電感量減小。
所組合的可變電容二極管為使用1SVl6l。圖6所示的為1SV161所加上的電壓:電容量的VR-C特性。1SV16l為CATV調(diào)諧器的電子調(diào)諧用,其容量變化比為Cmin(VR=2V)/Cmax(VR=25V)=10.5。此所使用的可變電容的控制電壓(逆向電壓VR)為在1~8V的范圍。

(為了能夠做寬廣范圍的諧振頻率設(shè)定,選擇容量比較大的可變電容二極管。頻率范圍為數(shù)MHz時(shí),可將串聯(lián)的電容器由1000pF變更為100pF。)

 PLL-VCO基板的制作輿調(diào)整
圖7所示的為所制作的PLL-VCO印刷電路基板。圖(a)為零件配置圖,圖(b)為印刷電路基板圖樣。將PLL用IC,VCO,緩沖放大器配置在一塊印刷電路基板上。
從PLL用IC會(huì)產(chǎn)生數(shù)字電路的噪聲,因此,應(yīng)該將PLL部與VCO電路,緩沖放大器使用個(gè)別的基板作成;但是,在此為混合在一個(gè)基板上。
在此一基板上,使用接地銅箔將PLL用IC與其它高頻電路分離,并且將電源也成為個(gè)別系統(tǒng),以減少數(shù)字電路的影響。
  VCO電路與緩沖放大電路的銅箔也使用稍粗的圖樣。
調(diào)整的步驟如下所述。
  ▲將PLL鎖栓
  PLL-VCO電路為受到反饋控制的狀態(tài),稱之為鎖栓(Lock)。首先,假設(shè)數(shù)字設(shè)定SW的顯示為"5000"。此時(shí),如果PLL被鎖栓,則MC145163P的LD端子(28端子)會(huì)成為″H″輸出,LED會(huì)發(fā)光。 PLL-VCO基板的制作輿調(diào)整
圖7所示的為所制作的PLL-VCO印刷電路基板。圖(a)為零件配置圖,圖(b)為印刷電路基板圖樣。將PLL用IC,VCO,緩沖放大器配置在一塊印刷電路基板上。
從PLL用IC會(huì)產(chǎn)生數(shù)字電路的噪聲,因此,應(yīng)該將PLL部與VCO電路,緩沖放大器使用個(gè)別的基板作成;但是,在此為混合在一個(gè)基板上。
在此一基板上,使用接地銅箔將PLL用IC與其它高頻電路分離,并且將電源也成為個(gè)別系統(tǒng),以減少數(shù)字電路的影響。
  VCO電路與緩沖放大電路的銅箔也使用稍粗的圖樣。
調(diào)整的步驟如下所述。

圖7 PLL-VCO電路的印刷電路基板
(數(shù)字電路與類此電路(高頻率)為混在一起,
但是,利用銅箔配置的設(shè)計(jì),將兩者分開(kāi)。信號(hào)線為用接地銅箔包圍隔離之。)
如果偏離鎖栓狀態(tài)時(shí),LD端子會(huì)成為"L"脈波輸出,因此,LED會(huì)稍微暗下來(lái)。在偏離鎖栓狀態(tài)下,可以稍微調(diào)整線圈T1,T2的鐵芯,使成為鎖栓狀態(tài)。
接著,如圖8所示,利用高頻率測(cè)試棒檢出輸出端子的電壓,然.后再調(diào)整T2的鐵芯,使電壓成為最大。此一高頻率測(cè)試棒可以使用第8章所制作的。
▲振蕩頻率范圍調(diào)整
此為振蕩頻率范圍為45M~55MHz的調(diào)整例子。將數(shù)字設(shè)定用SW設(shè)定為"4500",調(diào)整T1的鐵芯,使可變電容二極管的電壓Vr成為2V。
接著,將數(shù)字設(shè)定用SW設(shè)定為"5500",確認(rèn)Vr是否成為4~6V。
圖9所示的為連接470Ω的負(fù)載,將T2的諧振點(diǎn)調(diào)整至52MHz,觀察可變電容二極管的電壓與頻率變化的情形。VCO的振蕩頻率即使在38M~68MHz變化,也會(huì)使頻率鎖栓。
實(shí)際上,振蕩頻率的寬幅為在l0MHz以內(nèi)使用,使T2在中心頻率發(fā)生諧振。
  PLL電路廣被使用于AV產(chǎn)品上。而且由于PLL電路的LSI化,使電路制作很簡(jiǎn)單。此所使用的MCl45163P為較容易取得的PLL用IC之一。

圖9 可變電容二極管的電壓與頻率,輸出電壓的關(guān)系
(輸出電壓的變化會(huì)受T2諧振特性的影響。將T2與10pF組合而變化之,諧振電路的Q值愈低,輸出電壓會(huì)愈成為平坦。)

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