在圖中2.1中，TTL反相順的輸出驅(qū)動(dòng)電路在HI和LO之間交替轉(zhuǎn)換，Q1或Q2交替處于導(dǎo)通狀態(tài)，而不是兩者同時(shí)導(dǎo)通。這種電路配置有兩個(gè)激勵(lì)電路，一個(gè)把輸出電壓上拉到HI，而另外一個(gè)把輸出電壓下拉到LO，通常稱(chēng)之為推拉輸出電路。TTL和CMOS電路通常都有推拉輸出電路。

圖2.1中的二極管D1用來(lái)保證當(dāng)晶體管Q3和Q2完全飽各時(shí)，輸出電路箝位在LO狀態(tài)，晶體管Q1將完全截止。這一特性可以防止Q2同時(shí)導(dǎo)通時(shí)而產(chǎn)生大電流。每個(gè)具有推拉輸出電路的邏輯系列產(chǎn)品都有一些保護(hù)電路，以防止HI和LO輸出驅(qū)動(dòng)電路同時(shí)導(dǎo)通。

圖2.1中描述的TTL驅(qū)動(dòng)器電路的實(shí)驗(yàn)揭示了當(dāng)電路從一個(gè)狀態(tài)轉(zhuǎn)換到另一個(gè)狀態(tài)時(shí)，晶體管Q1和Q2可能在瞬間同時(shí)導(dǎo)通。任何重疊了的導(dǎo)通都將產(chǎn)生一個(gè)從VCC到地的浪涌電流，所消耗的功率以熱量的形式消耗在晶體管Q1和Q2上。

肖特基TTL邏輯電路出現(xiàn)之前，一個(gè)TTL電路從LO轉(zhuǎn)換到HI狀態(tài)的過(guò)程中，在晶體管Q1開(kāi)始導(dǎo)通后的一段時(shí)間內(nèi)，晶體管Q2往往還維持在飽和狀態(tài)，通過(guò)電阻R3釋放其基極上存儲(chǔ)的電荷。基極存儲(chǔ)的這些電荷導(dǎo)致產(chǎn)生了一個(gè)固定時(shí)間的重疊。新的肖特基電路不再使晶體管Q2飽和，因此產(chǎn)生的重疊電流比較少。

圖2.3中描述的CMOS電路，在場(chǎng)效應(yīng)晶體管Q1和Q2之間可能出現(xiàn)重疊導(dǎo)通，這取決于兩個(gè)晶體管的臨界柵-源極電壓VCS、VCS參數(shù)的準(zhǔn)確值很大程度上取決于制造過(guò)程，因此從個(gè)別CMOS器件得到的值概括出的經(jīng)驗(yàn)是欠考慮的。圖2.4標(biāo)明了一個(gè)74HCOO門(mén)電路典型的直流電源電流與輸入電壓的函數(shù)關(guān)系典線。由于CMOS器件也存在疊加效應(yīng)，減緩輸入的轉(zhuǎn)換時(shí)間往往會(huì)延長(zhǎng)重疊時(shí)間。隨著內(nèi)部電路的響應(yīng)變慢，在Q1和Q2都導(dǎo)通時(shí)的電壓附近停留時(shí)間會(huì)更長(zhǎng)。

對(duì)于一個(gè)快速的輸入轉(zhuǎn)換，重疊電流脈沖的大小和波形在每個(gè)周期都是一致的，并且每個(gè)周期消耗的能量也是相同的，因此由重疊偏置電流導(dǎo)致的額外功耗與轉(zhuǎn)換速率成正比，與電容負(fù)載引起的功耗不同，由重疊驅(qū)動(dòng)電流產(chǎn)生的功耗并不隨電源電壓的平方而增大。

如圖2.4所示，74HC00電路的重疊電流與這個(gè)類(lèi)型的門(mén)電路所能產(chǎn)生的最大驅(qū)動(dòng)電流相比并不是很大。

對(duì)于TTL電路，疊加效應(yīng)更顯著。如果將一個(gè)TTL反相器的輸入端連接到它自己的輸出端，它將會(huì)自我偏置，從而進(jìn)入疊加范圍內(nèi)，消耗大量能量。你能感覺(jué)到電路在發(fā)熱。因此TTL電路不適合用做線性的小信號(hào)處理器件，因?yàn)樗鼈冊(cè)诰€性工作狀態(tài)時(shí)要消耗額外的能量。相反，工作在重疊區(qū)域的射極耦合邏輯電路不會(huì)汲取額外的電流，可以用做優(yōu)良的線性處理器件。