隨著智能手機功能最近不斷升級演化，消費者的期望值日益攀升。速度更快的多核高主頻CPU處理器、令人震撼的3D圖形、全高清多媒體和高速寬帶現(xiàn)已成為高端手機的標配。同時，消費者還期望手機纖薄輕盈，電池續(xù)航能力至少與以前的手機持平。對于手機廠商和設(shè)計人員來說，消費者的期望意味著移動芯片需具備優(yōu)異的性能，同時兼具低成本和低功耗。全耗盡平面晶體管技術(shù) （FD-SOI:Fully Depleted Silicon on Insulator），是滿足這些需求的最佳解決方案。

　　在2012年移動通信世界大會上（Mobile World Congress），意法。愛立信首席執(zhí)行官Didier Lamouche證實我們的下一代NovaThor平臺，即NovaThorL8540的后續(xù)產(chǎn)品，將采用28nm FD-SOI制造工藝。

　　FD-SOI技術(shù)目前已經(jīng)可供芯片開發(fā)使用，該技術(shù)將會使28nm工藝制程的芯片產(chǎn)品在性能和功耗方面有顯著的提升。因為工藝復雜程度相對較低，F(xiàn)D-SOI解決了制程升級、泄漏電流和可變性等問題，能夠?qū)MOS制程節(jié)點進一步降至28nm或28nm以下。

　　像FinFET技術(shù)一樣，F(xiàn)D-SOI最初是為20nm節(jié)點及以下開發(fā)設(shè)計的，能夠突破傳統(tǒng)體效應(yīng)CMOS制程升級的限制因素，例如，高泄漏電流和終端設(shè)備多樣性的難題；但是，又與FinFET技術(shù)不同，F(xiàn)D-SOI保留了傳統(tǒng)體效應(yīng)CMOS工藝的平面結(jié)構(gòu)復雜度相對較低的優(yōu)點，這可加快工藝開發(fā)和量產(chǎn)速度，降低現(xiàn)有設(shè)計的遷移難度。意法愛立信、意法半導體、Leti 和Soitec的技術(shù)合作讓我們能夠在28nm技術(shù)節(jié)點發(fā)揮FD-SOI的優(yōu)勢：先進性能、具有競爭力的處理速度/泄漏電流比和優(yōu)化能效。

　　在寬電壓范圍內(nèi)性能領(lǐng)先

　　下圖比較了在慢工藝角（SS）和環(huán)境溫度最惡劣時ARM Cortex-A9 CPU內(nèi)核的一個特定關(guān)鍵通道能夠達到的最高頻率-Vdd電源電壓曲線。

　　每條曲線代表一個特定的28nm制程：

　　.28HP-LVT是用于移動設(shè)備的高性能體效應(yīng)CMOS工藝，瞄準高性能移動設(shè)備CPU,具有處理速度快和柵極氧化層薄的特點，因此，從可靠性看， Vdd 過驅(qū)動能力有限（~1.0V）。

　　.28LP-LVT 是一種低功耗的體效應(yīng)CMOS 工藝，過去用于低功耗移動應(yīng)用，LP 基于柵氧化層更厚的晶體管，支持更高的過驅(qū)動電壓（高達1.3V）。

　　.28FDSOI-LVT是意法半導體開發(fā)的28nm FD-SOI工藝，柵極結(jié)構(gòu)與28LP相似，也支持1.3V過驅(qū)動電壓。

　　在這三種工藝中，只考慮低壓閾值（LVT），因為處在這樣的電壓下時處理性能最高。

　　1.首先觀察到的是，在標稱電壓（HP=0.9V,LP=1.0V,FD-SOI=1.0V）時，F(xiàn)D-SOI的峰值性能與HP工藝相似；在Vdd電壓相同時，性能比LP高35%.

　　2.此外，隨著Vdd 電壓升高，F(xiàn)D-SOI的性能進一步提高，而 HP 工藝無法承受更高的電壓，因此，前者的綜合峰值性能高于后者。

　　3.在工作電壓過低時，如Vdd=0.6V, LP將無法運行或性能很低；FD-SOI與HP工藝相當甚至高于HP工藝，但是前者的泄漏電流和動態(tài)功耗要比后者低很多，我將在后面的內(nèi)容中給予說明。

　　4.相比體效應(yīng)CMOS工藝，F(xiàn)D-SOI的工藝可變性低，在適合CPU處理非密集型任務(wù)的頻率（200MHz-300MHz）時，能夠支持更低的工作電壓（最低0.5V），例如，硬件加速音、視頻播放。

　　因此，在寬Vdd電壓范圍（0.5V 至 1.3V）內(nèi)，F(xiàn)D-SOI的綜合性能高于移動處理器專用的體效應(yīng)CMOS工藝，這些性能優(yōu)勢可用于提高峰值性能，或者在保證性能不變的前提下降低Vdd工作電壓，從而降低動態(tài)功耗。

　　我們探討了FD-SOI工藝在性能-電壓比方面的技術(shù)優(yōu)勢，接下來，我們將分析另外兩大優(yōu)勢：具有競爭力的處理速度/泄漏電流比和優(yōu)化能效。

具有競爭力的處理速度/泄漏電流比

　　FD-SOI工藝不僅帶來前文所述的性能優(yōu)勢，還具有同級產(chǎn)品最低的泄漏電流，下圖示是前文圖示的ARM Cortex-A9 關(guān)鍵通道在85°C時典型泄漏電流與最高頻率之比。以系統(tǒng)的方法分析，當泄漏電流相同時，F(xiàn)D-SOI在標稱電壓（1.0V）時的運行頻率高于標稱電壓（1.0V）時的LP工藝或標稱電壓（0.9V）時的HP工藝。

　　淺藍色曲線代表Vdd=0.9V條件下的FD-SOI 泄漏電流/速度曲線，這意味著FD-SOI可讓我們降低標稱 Vdd 電壓（對動態(tài)功耗影響巨大的參數(shù)），同時保持與LP和HP工藝相同的或更高的性能。然后，如藍色延長虛線所示，施加在LVT FD-SOI晶體管上的正向體偏壓（*） 使其能夠達到HP可達到的性能，而在施加偏壓后，多晶硅晶體管的泄漏電流增幅與LP工藝相同。

　　該泄漏電流/速度比優(yōu)勢是28nm FD-SOI工藝獨有優(yōu)勢，真正地融LP 和 HP兩大工藝的優(yōu)點于一身。

　　體偏壓是在CMOS晶體管的體效應(yīng)部分施加可變電壓，以提高泄漏電流為代價換取更快運行速度（正向體偏壓），或者以犧牲性能為代價換取更低的泄漏電流（反向體偏壓）。雖然體效應(yīng)CMOS具有這項功能，但是，因為埋溝氧化層將晶體管溝道與硅體效應(yīng)部分（背柵效應(yīng)）隔離，體偏壓的效果在FD-SOI技術(shù)上更加出色。

　　優(yōu)化能效

　　對高端移動應(yīng)用來說，良好處理性能兼出色的泄漏電流還不夠，在移動設(shè)備日常使用過程中降低不同工作模式的總功耗才是最大化電池續(xù)航能力的關(guān)鍵。

　　下圖描述了三種不同的 28nm 工藝的動態(tài)功耗特性，并給出了動態(tài)功耗-最大頻率特性曲線。

　　從圖中不難看出，在給定頻率時，F(xiàn)D-SOI的總功耗總是比其它兩項技術(shù)低很多，即便達到目標頻率所需的電源電壓略高于28nm HP.這主要因為FD-SOI技術(shù)的總功耗中泄漏電流較低。在整個電源電壓范圍和對應(yīng)的性能范圍內(nèi)均是如此，這充分證明，F(xiàn)D-SOI是能夠給移動設(shè)備帶來最高能效的解決方案。

　　從上文可以看出，28nm FD-SOI在對于移動計算設(shè)備極其重要的關(guān)鍵參數(shù)方面優(yōu)于現(xiàn)有的體效應(yīng)工藝，具有高性能且低功耗的優(yōu)點。