摘要：討論了PCI主橋的應(yīng)用和Wishbone片上總線技術(shù)，詳細(xì)介紹了基于Wishbone總線的PCI Bridge核的功能、內(nèi)部結(jié)構(gòu)和操作方式。實(shí)驗(yàn)證明，在PCI系統(tǒng)中使用PCI Bridge核進(jìn)行開(kāi)發(fā)設(shè)計(jì)，電路簡(jiǎn)潔，使用方便靈活。

    關(guān)鍵詞：PCI主橋；Wishbone片上總線；PCI橋核

自ＰＣＩ協(xié)議問(wèn)世以來(lái)，ＰＣＩ總線應(yīng)用越來(lái)越廣泛，現(xiàn)已成為事實(shí)上的計(jì)算機(jī)總線標(biāo)準(zhǔn)。隨著ＰＣＩ應(yīng)用和開(kāi)發(fā)的深入，往往需要在復(fù)雜的ＰＣＩ系統(tǒng)中使用ＰＣＩ橋來(lái)完成設(shè)計(jì)工作，包括使用主／ＰＣＩ橋來(lái)完成整個(gè)系統(tǒng)的初始化配置過(guò)程。ＰＣＩ橋的使用已從傳統(tǒng)的ＰＣ機(jī)領(lǐng)域拓展到更多的電子應(yīng)用系統(tǒng)中。

１ ＰＣＩ主橋簡(jiǎn)介

在復(fù)雜的ＰＣＩ系統(tǒng)中，往往擁有不只一條ＰＣＩ總線。為了提高ＰＣＩ系統(tǒng)的負(fù)載能力，可用ＰＣＩ－ＰＣＩ橋把各條ＰＣＩ總線連接起來(lái)，同時(shí)在處理器總線與ＰＣＩ總線之間使用主／ＰＣＩ橋來(lái)完成總線轉(zhuǎn)換，以形成完整的ＰＣＩ系統(tǒng)。常用的ＰＣＩ系統(tǒng)結(jié)構(gòu)如圖１所示。

系統(tǒng)上電時(shí)，主ＣＰＵ（處理器）對(duì)ＰＣＩ目標(biāo)設(shè)備的初始化也稱(chēng)為配置訪問(wèn)。由于ＰＣＩ目標(biāo)設(shè)備所定義的配置空間通常不在ＣＰＵ的存儲(chǔ)器和Ｉ／Ｏ空間中，所以需要一種特殊的機(jī)制來(lái)執(zhí)行配置訪問(wèn)。這種機(jī)制通常由主／ＰＣＩ橋來(lái)完成。配置軟件在上電后能夠掃描ＰＣＩ總線，以確定現(xiàn)有哪些ＰＣＩ設(shè)備，并根據(jù)它們的配置要求分別進(jìn)行配置。配置完成后，各個(gè)ＰＣＩ目標(biāo)設(shè)備就可以在ＰＣＩ總線控制器的協(xié)調(diào)仲裁下正常工作。

在ＰＣ兼容系統(tǒng)中，主／ＰＣＩ橋也稱(chēng)為北橋，用于連接主處理器總線和基礎(chǔ)ＰＣＩ局部總線（第一級(jí)ＰＣＩ總線）。北橋芯片內(nèi)通常集成有主存儲(chǔ)器控制器，因此處理速度很快。南橋芯片內(nèi)一般集成有ＩＤＥ控制器、ＵＳＢ和其它速度較慢的Ｉ／Ｏ控制器，因此處理速度相對(duì)較慢。南北橋構(gòu)成芯片組。

２ Wishbone片上總線技術(shù)

片上系統(tǒng)ＳＯＣ（Ｓｙｓｔｅｍ－Ｏｎ－Ｃｈｉｐ）技術(shù)近兩年發(fā)展迅速，越來(lái)越多的廠商開(kāi)始開(kāi)發(fā)自己的ＩＰ核，然后提供給系統(tǒng)集成者。而各廠商采用自己定義的ＩＰ核接口規(guī)范來(lái)開(kāi)發(fā)產(chǎn)品，使得系統(tǒng)集成成為一個(gè)棘手的問(wèn)題。為了提供ＩＰ核的可重用性，實(shí)現(xiàn)眾多廠商ＩＰ核的有效互連，片上總線ＯＣＢ（Ｏｎ－Ｃｈｉｐ－Ｂｕｓ）技術(shù)就應(yīng)運(yùn)而生了。目前在ＳＯＣ領(lǐng)域較有影響的三種片上總線標(biāo)準(zhǔn)為：ＩＢＭ公司的Ｃｏｒｅ-ｃｏｎｎｅｃｔ、ＡＲＭ公司的ＡＭＢＡ和ＳｉｌｉｃｏｒｅＣｏｒｐ公司的Ｗｉｓｈｂｏｎｅ總線。其中Ｗｉｓｈｂｏｎｅ總線已經(jīng)被全球最大的開(kāi)放ＩＰ組織（Ｏｐｅｎｃｏｒｅｓ）列為主要支持的ＳＯＣ內(nèi)部互連總線協(xié)議。遵循Ｗｉｓｈｂｏｎｅ總線協(xié)議的ＩＰ核可以很快有效地集成到ＳＯＣ中。目前，Ｏｐｅｎｃｏｒｅｓ上很多開(kāi)放的ＩＰ核接口都采用Ｗｉｓｈｂｏｎｅ總線設(shè)計(jì)。而且越來(lái)越多的ＩＰ核商用廠商也宣布支持Ｗｉｓｈ-ｂｏｎｅ總線協(xié)議。

Ｗｉｓｈｂｏｎｅ總線最大的特點(diǎn)是結(jié)構(gòu)簡(jiǎn)單靈活，需要邏輯門(mén)少；同時(shí)完全免費(fèi)、完全公開(kāi)。Ｗｉｓｈｂｏｎｅ規(guī)范支持完整的普通數(shù)據(jù)傳輸協(xié)議，包括單個(gè)讀寫(xiě)周期、塊傳輸?shù)?。?shù)據(jù)總線寬度為８～６４位（寬度仍然可以擴(kuò)展），地址總線可以達(dá)到６４位；最快時(shí)一個(gè)時(shí)鐘周期就可進(jìn)行一次數(shù)據(jù)傳輸；支持握手協(xié)議，速率可以調(diào)整；支持出錯(cuò)重試等。在Ｗｉｓｈｂｏｎｅ總線規(guī)范中，可使用Ｍａｓｔｅｒ／Ｓｌａｖｅ結(jié)構(gòu)實(shí)現(xiàn)非常靈活的系統(tǒng)設(shè)計(jì)。Ｍａｓｔｅｒ和Ｓｌａｖｅ有四種互連方式，分別為：點(diǎn)對(duì)點(diǎn)、數(shù)據(jù)流、共享總線和交叉互連。其中點(diǎn)對(duì)點(diǎn)方式是連接一個(gè)Ｍａｓｔｅｒ和一個(gè)Ｓｌａｖｅ最簡(jiǎn)單的方式，使用起來(lái)非常方便。圖２給出了采用點(diǎn)對(duì)點(diǎn)互連方式的Ｗｉｓｈｂｏｎｅ主／從接口圖。其中ＳＹＳＣＯＮ為產(chǎn)生ＲＳＴ復(fù)位和ＣＬＫ時(shí)鐘信號(hào)的模塊，ＴＡＧＮ為用戶自定義信號(hào)。

Ｗｉｓｈｂｏｎｅ 在Ｍａｓｔｅｒ和Ｓｌａｖｅ之間使用的握手協(xié)議如圖３所示。當(dāng)準(zhǔn)備好傳輸數(shù)據(jù)時(shí)?Ｍａｓｔｅｒ使ＳＴＢ Ｏ信號(hào)有效，ＳＴＢ Ｏ狀態(tài)將一直保持到Ｓｌａｖｅ的結(jié)束信號(hào)ＡＣＫ Ｏ、ＥＲＲ Ｏ 或 ＲＴＹ Ｏ?對(duì)Ｍａｓｔｅｒ而言是ＡＣＫ Ｉ?ＥＲＲ Ｉ和ＲＴＹ Ｉ? 之一聲明有效。Ｍａｓｔｅｒ在每一個(gè)ＣＬＫ Ｉ的上升沿對(duì)結(jié)束信號(hào)采樣?如果該信號(hào)有效?ＳＴＢ Ｏ信號(hào)變低。此外，Ｗｉｓｈｂｏｎｅ接口的兩邊都能夠完全控制數(shù)據(jù)傳送的速率。

３ PCI Bridge核

開(kāi)放ＩＰ組織Ｏｐｅｎｃｏｒｅｓ提供的ＰＣＩ Ｂｒｉｄｇｅ Ｃｏｒｅ提供了Ｗｉｓｈｂｏｎｅ片上系統(tǒng)總線和ＰＣＩ邏輯總線的接口。ＰＣＩ Ｂｒｉｄｇｅ Ｃｏｒｅ由兩個(gè)相對(duì)獨(dú)立的單元組成：一個(gè)單元處理由ＰＣＩ總線方啟動(dòng)的數(shù)據(jù)交易，另一個(gè)單元?jiǎng)t處理由Ｗｉｓｈｂｏｎｅ總線方啟動(dòng)的交易。它是一個(gè)ＰＣＩ總線和Ｗｉｓｈｂｏｎｅ總線之間真正的橋。

ＰＣＩ 橋核支持３２位ＰＣＩ總線接口，并完全兼容ＰＣＩ２．２協(xié)議（支持６６ＭＨｚ規(guī)范）；它含有獨(dú)立的主橋、從橋功能模塊和完整的命令／狀態(tài)寄存器；支持Ｗｉｓｈｂｏｎｅ ＳＯＣ互連協(xié)議Ｂ版本（包括Ｂ１和Ｂ３）；此外，它可通過(guò)Ｗｉｓｈｂｏｎｅ接口支持３２位總線操作；并可配置片上ＦＩＦＯ。

３．１ ＰＣＩ Ｂｒｉｄｇｅ內(nèi)部結(jié)構(gòu)

ＰＣＩ橋核由兩個(gè)相對(duì)獨(dú)立的單元模塊組成：ＰＣＩ目標(biāo)單元和Ｗｉｓｈｂｏｎｅ從單元。每個(gè)單元自身都有一套完整的功能來(lái)支持Ｗｉｓｈｂｏｎｅ和ＰＣＩ總線之間的交易。Ｗｉｓｈｂｏｎｅ從單元可作為ＰＣＩ橋中Ｗｉｓｈ-ｂｏｎｅ側(cè)的從設(shè)備和ＰＣＩ側(cè)的主設(shè)備啟動(dòng)交易；ＰＣＩ目標(biāo)單元?jiǎng)t可作為ＰＣＩ橋中ＰＣＩ側(cè)的目標(biāo)設(shè)備和Ｗｉｓｈｂｏｎｅ側(cè)的主設(shè)備啟動(dòng)交易。兩個(gè)單元互相獨(dú)立。ＰＣＩ目標(biāo)單元用于實(shí)現(xiàn)ＰＣＩ總線從設(shè)備接口和Ｗｉｓｈｂｏｎｅ總線的主設(shè)備接口；而Ｗｉｓｈｂｏｎｅ從單元?jiǎng)t用于實(shí)現(xiàn)Ｗｉｓｈｂｏｎｅ總線從接口和ＰＣＩ總線的主設(shè)備接口。

圖４是ＰＣＩ橋核的內(nèi)部結(jié)構(gòu)。

３．２ ＰＣＩ Ｂｒｉｄｇｅ的操作

ＰＣＩ橋核有兩種應(yīng)用方式：主、從橋（相對(duì)ＰＣＩ總線而言）。作為從橋時(shí)，當(dāng)ＰＣＩ橋連到擁有ＰＣＩ總線的主機(jī)系統(tǒng)上電后，主機(jī)系統(tǒng)軟件將掃描ＰＣＩ總線上連接的ＰＣＩ總線設(shè)備（包括ＰＣＩ橋），然后配置ＰＣＩ橋空間寄存器，即由配置軟件來(lái)完成ＰＣＩ橋的初始化配置過(guò)程。之后，ＰＣＩ橋進(jìn)入正常工作狀態(tài)。

ＰＣＩ橋核作為主橋時(shí)，ＰＣＩ橋完全控制ＰＣＩ總線。ＰＣＩ橋的Ｗｉｓｈｂｏｎｅ代理設(shè)備完全負(fù)責(zé)連接到ＰＣＩ總線上的ＰＣＩ設(shè)備的初始化配置過(guò)程。運(yùn)行在Ｗｉｓｈｂｏｎｅ代理設(shè)備上的固件（設(shè)備無(wú)關(guān)軟件）在上電后掃描ＰＣＩ總線，以確定有哪些ＰＣＩ設(shè)備，并分別有什么配置要求。然后在Ｗｉｓｈｂｏｎｅ映象０空間內(nèi)配置各個(gè)ＰＣＩ設(shè)備的配置空間。配置完成即可加載各個(gè)ＰＣＩ設(shè)備的驅(qū)動(dòng)程序。此時(shí)ＰＣＩ設(shè)備也可以通過(guò)ＰＣＩ橋的ＰＣＩ目標(biāo)單元訪問(wèn)Ｗｉｓｈｂｏｎｅ總線。

    ＰＣＩ橋的配置空間包括兩個(gè)部分：一個(gè)部分為Ｗｉｓｈｂｏｎｅ從單元的配置、狀態(tài)和控制寄存器；另一個(gè)部分為ＰＣＩ目標(biāo)單元的配置、狀態(tài)和控制寄存器（包括ＰＣＩ協(xié)議要求實(shí)現(xiàn)的２５６字節(jié)標(biāo)準(zhǔn)配置空間）。ＰＣＩ橋通過(guò)相應(yīng)的地址映像空間（ＰＣＩ映像０和Ｗｉｓｈｂｏｎｅ映像０）來(lái)實(shí)現(xiàn)ＰＣＩ橋兩側(cè)代理設(shè)備訪問(wèn)ＰＣＩ橋的配置空間。作為從橋時(shí)，主機(jī)系統(tǒng)的主橋可以使用普通的存儲(chǔ)器讀寫(xiě)指令來(lái)訪問(wèn)ＰＣＩ橋的配置空間，也可以通過(guò)配置讀寫(xiě)指令來(lái)訪問(wèn)ＰＣＩ橋配置空間的低２５６字節(jié)。作為主橋時(shí)，ＰＣＩ橋本身就可以產(chǎn)生配置周期。如同ＰＣ機(jī)Ｘ８６系統(tǒng)的主橋配置機(jī)制０一樣，ＰＣＩ橋的Ｗｉｓｈｂｏｎｅ代理主設(shè)備可以通過(guò)訪問(wèn)ＰＣＩ橋配置空間的ＣＮＦ＿ＡＤＤＲ和ＣＮＦ＿ＤＡＴＡ寄存器來(lái)產(chǎn)生配置讀寫(xiě)命令，從而實(shí)現(xiàn)對(duì)其它ＰＣＩ設(shè)備的上電初始化過(guò)程。

由于ＰＣＩ橋核是一個(gè)軟核，在ＰＣＩ橋核中有一個(gè)參數(shù)頭文件?？梢酝ㄟ^(guò)更改ＰＣＩ橋核頭文件的參數(shù)來(lái)改變ＰＣＩ橋的操作方式（如主橋或從橋設(shè)置、ＰＣＩ或Ｗｉｓｈｂｏｎｅ映像空間的定義等），因而使用非常方便。

４ 使用PCI Bridge核來(lái)訪問(wèn)PCI設(shè)備

ＰＣＩ橋作為從橋一般用在ＰＣＩ擴(kuò)展卡上（或稱(chēng)ＰＣＩ周邊卡），如數(shù)據(jù)采集，圖像傳輸?shù)?。而作為主橋一般用在ＰＣＩ總線的主控板上（或稱(chēng)ＰＣＩ系統(tǒng)卡），但需要初始化ＰＣＩ總線上的功能設(shè)備，并控制ＰＣＩ總線的操作。

為了調(diào)試主／從橋的應(yīng)用，筆者設(shè)計(jì)了三塊電路板來(lái)協(xié)調(diào)控制ＰＣＩ總線的操作。一塊為ＦＰＧＡ板（Ｘｉｌｉｎｘ公司的Ｓｐａｒｔａｎ ＩＩ芯片，設(shè)計(jì)有ＰＣＩ接口），一塊為微控制器板（５１單片機(jī)），一塊為普通ＰＣＩ擴(kuò)展卡。

作為從橋時(shí)，只需要ＦＰＧＡ板就可以完成整個(gè)實(shí)驗(yàn)過(guò)程。即用Ｖｅｒｉｌｏｇ語(yǔ)言實(shí)現(xiàn)一個(gè)Ｗｉｓｈｂｏｎｅ從接口，并連接到ＦＰＧＡ內(nèi)部的ＢｌｏｃｋＲＡＭ上（可由ＩＳＥ的ＣＯＲＥ ｇｅｎｅｒａｔｏｒ產(chǎn)生），然后選擇ＰＣＩ Ｂｒｉｄｇｅ核的應(yīng)用方式為ＧＵＥＳＴ（從橋方式），并連同自己的程序一起編譯下載到ＦＰＧＡ的配置芯片上。這樣，把ＦＰ-ＧＡ板插入ＰＣ機(jī)的ＰＣＩ插槽，就可在ＰＣ機(jī)上開(kāi)發(fā)驅(qū)動(dòng)程序來(lái)訪問(wèn)ＦＰＧＡ板上的資源（如ＲＡＭ等）。如果要進(jìn)行數(shù)據(jù)采集，可以把Ｗｉｓｈｂｏｎｅ從接口連接到數(shù)據(jù)采集模塊上。從橋?qū)崿F(xiàn)的功能模塊圖如圖５所示。

作為主橋時(shí)（選擇ＰＣＩ Ｂｒｉｄｇｅ核的應(yīng)用方式為ＨＯＳＴ），由于ＦＰＧＡ板上沒(méi)有微控制器，所以需要把ＦＰＧＡ板上的Ｉ／Ｏ口與５１單片機(jī)電路板上的Ｉ／Ｏ擴(kuò)展口連接起來(lái)一起形成ＰＣＩ主控板。ＦＰＧＡ板和普通ＰＣＩ擴(kuò)展板都插到獨(dú)立的ＰＣＩ底板的ＰＣＩ插槽上，然后在ＦＰＧＡ板上和單片機(jī)板上進(jìn)行編程以實(shí)現(xiàn)對(duì)普通ＰＣＩ擴(kuò)展板的初始化配置和正常讀寫(xiě)操作。其電路功能模塊框圖如圖６所示。

由于單片機(jī)的接口是８位，讀寫(xiě)時(shí)序也和ＰＣＩ橋中的Ｗｉｓｈｂｏｎｅ時(shí)序不同，所以需要在ＰＣＩ橋和單片機(jī)擴(kuò)展Ｉ／Ｏ口之間用軟件實(shí)現(xiàn)一個(gè)Ｗｉｓｈｂｏｎｅ主接口。該Ｗｉｓｈｂｏｎｅ主接口的工作過(guò)程為：?jiǎn)纹瑱C(jī)發(fā)出讀操作時(shí)，先傳送４次８位地址數(shù)據(jù)到ＦＰＧＡ中，再將由Ｗｉｓｈｂｏｎｅ主接口組成的３２位地址存儲(chǔ)在一個(gè)３２位地址寄存器中，隨后單片機(jī)發(fā)出讀命令，以啟動(dòng)Ｗｉｓｈｂｏｎｅ主接口進(jìn)行Ｗｉｓｈｂｏｎｅ總線的讀時(shí)序，當(dāng)Ｗｉｓｈｂｏｎｅ主接口把從ＰＣＩ總線上讀來(lái)的３２位數(shù)據(jù)存放在一個(gè)３２位讀數(shù)據(jù)寄存器中后，單片機(jī)將分４次讀出３２位數(shù)據(jù)；單片機(jī)進(jìn)行寫(xiě)操作如同讀一樣，依次傳送３２位地址和３２位數(shù)據(jù)，最后發(fā)送寫(xiě)命令啟動(dòng)Ｗｉｓｈｂｏｎｅ主接口以進(jìn)行Ｗｉｓｈｂｏｎｅ總線的寫(xiě)時(shí)序。Ｗｉｓｈｂｏｎｅ的讀寫(xiě)時(shí)序可由Ｖｅｒｉｌｏｇ語(yǔ)言描述的同步狀態(tài)機(jī)實(shí)現(xiàn)。

在５１單片機(jī)上用Ｃ語(yǔ)言編程實(shí)現(xiàn)主控板固件的完整軟件過(guò)程為：上電后，固件先按順序依次掃描ＰＣＩ總線上存在的ＰＣＩ設(shè)備，掃描的目的之一是為總線和設(shè)備編號(hào)。當(dāng)掃描結(jié)束后，設(shè)備類(lèi)型、拓?fù)湮恢玫刃畔⒁栽O(shè)備為單位被存放在一個(gè)數(shù)據(jù)結(jié)構(gòu)中，并按實(shí)際掃描的順序組成一個(gè)鏈表。同時(shí)，設(shè)備的配置要求也依次存放在這個(gè)數(shù)據(jù)鏈表中。固件得到系統(tǒng)的設(shè)備拓?fù)鋱D后，分別按照設(shè)備的配置要求一一進(jìn)行配置，也就是分配地址資源給設(shè)備的基地址寄存器。配置完成后，各個(gè)ＰＣＩ設(shè)備即可進(jìn)入正常工作狀態(tài)。