摘要：為了滿足寬頻段、細(xì)步進(jìn)頻率綜合器的工程需求，對(duì)基于多環(huán)鎖相的頻率合成器進(jìn)行了分析和研究。在對(duì)比傳統(tǒng)單環(huán)鎖相技術(shù)基礎(chǔ)上，介紹了采用DDS+PLL多環(huán)技術(shù)實(shí)現(xiàn)寬帶細(xì)步進(jìn)頻綜，輸出頻段10～13 GHz，頻率步進(jìn)10 kHz，相位噪聲達(dá)到-92 dBc／Hz@1 kHz，雜散抑制達(dá)到-68 dBc，滿足實(shí)際工程應(yīng)用需求。
關(guān)鍵詞：多環(huán)技術(shù)；鎖相環(huán)；寬帶；細(xì)步進(jìn)；低雜散

    現(xiàn)代軍事電子對(duì)頻率源的綜合性能提出了越來(lái)越高的要求。寬頻段覆蓋、細(xì)頻率步進(jìn)、低相位噪聲和低雜散水平成為了頻率合成器的重要發(fā)展趨勢(shì)。為實(shí)現(xiàn)上述目標(biāo)，基于多環(huán)鎖相的綜合頻率合成方式成為了當(dāng)前高端頻綜的主流設(shè)計(jì)方法。文中采用多環(huán)鎖相技術(shù)實(shí)現(xiàn)的寬帶頻綜，通過(guò)合理的頻段選擇方案、細(xì)步進(jìn)雜散規(guī)避等關(guān)鍵設(shè)計(jì)技術(shù)的運(yùn)用，較傳統(tǒng)單環(huán)鎖相式頻率源具備更低的相位噪聲、更小的頻率步進(jìn)和低雜散等特點(diǎn)。

1 多環(huán)鎖相寬帶頻綜設(shè)計(jì)原理
1．1 單環(huán)鎖相頻率合成器
    鎖相環(huán)(PLL)是一個(gè)負(fù)反饋的相位控制系統(tǒng)，基本的鎖相環(huán)路包括鑒相器(PD)、環(huán)路濾波器(LF)、壓控振蕩器(VCO)和可變分頻器幾個(gè)基本部分組成。其原理圖如圖1所示。

    圖1中，可變分頻器一般可集成在鎖相環(huán)芯片內(nèi)部，通過(guò)程序進(jìn)行控制。一般鎖相環(huán)頻率合成器的帶內(nèi)相位噪聲計(jì)算方法為：
   
    式中，PNSYNTH為頻率合成器帶內(nèi)相位噪聲，PNTOT為鎖相環(huán)芯片底噪。
    為保證能夠得到較高的頻率分辨率，一般只能通過(guò)降低鑒相頻率實(shí)現(xiàn)，造成N值加大，由(1)式可知，相位噪聲將惡化。因此，對(duì)于單環(huán)鎖相頻率合成器，相位噪聲和頻率分辨率是相互制約的指標(biāo)。
1．2 直接數(shù)字頻率合成器
    直接數(shù)字頻率合成器(DDS)由相位累加器，波形存儲(chǔ)器，數(shù)模轉(zhuǎn)換器，低通濾波器和參考時(shí)鐘五部分，如圖2所示。在參考時(shí)鐘的控制下，相位累加器對(duì)頻率控制字K進(jìn)行線性累加，得到的相位碼對(duì)波形存儲(chǔ)器尋址，使之輸出相應(yīng)的幅度碼，進(jìn)過(guò)數(shù)模變換器得到相對(duì)應(yīng)的階梯波，最后經(jīng)低通濾波器得到連續(xù)變化的所需頻率的波形。

    DDS利用了相位反饋控制原理控制頻率輸出，不需要外部輔助頻率捕獲，易于集成，可實(shí)現(xiàn)很高的頻率分辨率，但是工作頻率有限，雜散水平較難控制。因此，將PLL和DDS組合起來(lái)，綜合運(yùn)用兩者的優(yōu)勢(shì)，可以既保證高頻率輸出，又能實(shí)現(xiàn)很高的頻率分辨率。
1．3 多環(huán)鎖相頻率合成器
    多環(huán)鎖相頻率合成器有多種組成結(jié)構(gòu)，包括PLL組合、DDS+PLL等，其中DDS+PLL的結(jié)構(gòu)因頻率分辨率高和低相噪等優(yōu)點(diǎn)，應(yīng)用最為廣泛。本文中選用的實(shí)現(xiàn)結(jié)構(gòu)的設(shè)計(jì)思想是，利用DDS產(chǎn)生基帶信號(hào)，經(jīng)與PLL兩次混頻擴(kuò)頻，產(chǎn)生寬頻帶的高分辨率參考信號(hào)，進(jìn)入鎖相環(huán)倍頻拓寬輸出頻率范圍，同時(shí)利用的PLL良好的窄帶載波跟蹤特性對(duì)DDS參考信號(hào)的雜散分量進(jìn)行跟蹤濾波器，最終實(shí)現(xiàn)低相噪寬帶細(xì)步進(jìn)頻綜輸出。

2 多環(huán)鎖相寬帶頻綜設(shè)計(jì)方案
2．1 設(shè)計(jì)目標(biāo)
    下面以1個(gè)工程實(shí)例為目標(biāo)，介紹基于DDS+PLL多環(huán)鎖相技術(shù)設(shè)計(jì)寬帶頻綜的工作原理。該工程實(shí)例的主要技術(shù)指標(biāo)要求為：
    輸出頻率：10～13 GHz；
    頻率步進(jìn)：10 kHz；
    輸出功率：>12d Bm；
    相位噪聲：≤-90 dBc／Hz@1 kHz；
              ≤-90 dBc／Hz@10 kHz；
    諧波抑制：<-15 dBc；
    雜散抑制：<-65 dBc；
2．2 設(shè)計(jì)方案
    經(jīng)分析，同時(shí)滿足細(xì)頻率步進(jìn)和低相位噪聲、低雜散是設(shè)計(jì)難點(diǎn)。文中采用DDS+PLL多環(huán)鎖相頻率合成技術(shù)實(shí)現(xiàn)，工作原理如圖3所示。

    這是由多個(gè)鎖相環(huán)組成的電路結(jié)構(gòu)。環(huán)路A為直接數(shù)字頻率合成環(huán)路，主要功能是產(chǎn)生步進(jìn)細(xì)調(diào)的頻綜基帶，通過(guò)DDS產(chǎn)生步進(jìn)10 kHz、帶寬100 MHz的基帶頻率信號(hào)；環(huán)路B為鎖相點(diǎn)頻源，產(chǎn)生S波段低相噪點(diǎn)頻，通過(guò)與DDS信號(hào)混頻，把細(xì)步進(jìn)基帶頻譜搬移到S波段，帶寬不變；環(huán)路C為鎖相頻綜，產(chǎn)生L波段步進(jìn)100 MHz的大步進(jìn)頻綜，與第一級(jí)混頻輸出信號(hào)再次混頻，將窄帶細(xì)步進(jìn)信號(hào)擴(kuò)頻，輸出帶寬可大幅提高。環(huán)路D為通過(guò)鎖相倍頻N倍，實(shí)現(xiàn)X波段的寬帶細(xì)步進(jìn)頻綜輸出。輸出信號(hào)與各功能環(huán)輸出信號(hào)的關(guān)系為：
     fout=[(fDDS+fLO1)-fLO2]xN     (2)
    該多環(huán)電路結(jié)構(gòu)的主要優(yōu)點(diǎn)是通過(guò)對(duì)DDS基帶信號(hào)的多級(jí)混頻，最終實(shí)現(xiàn)了寬頻段細(xì)步進(jìn)的覆蓋。同時(shí)，通過(guò)合理的頻段分配，將各個(gè)鎖相環(huán)路的倍頻次數(shù)N控制在相對(duì)較低的水平，使相位噪聲的惡化量較小，保證了各個(gè)鎖相環(huán)及最終輸出信號(hào)相位噪聲的良好水平。
    輸出信號(hào)的相位噪聲由單環(huán)A、B、C的相位噪聲和鎖相倍頻環(huán)D的倍頻次數(shù)決定。A、B、C環(huán)中，輸出相位噪聲由輸出頻率最高的B環(huán)(輸出頻率3．6 GHz)決定。鑒相器底噪為-233 dBc／Hz@10 kHz，鑒相頻率100 MHz，反饋分頻比N=3 600／100=36，根據(jù)(1)式可以估算，B環(huán)輸出信號(hào)相位噪聲為-233+10lg(100x106)+20lg72=-120 dBc(離載波10 kHz處)。環(huán)路D最大倍頻次數(shù)約為6，最終輸出相位噪聲為-120dBc+20lg6=-104 dBc／Hz?？紤]閃爍噪聲和電路中其他器件熱噪聲及工程實(shí)現(xiàn)性，實(shí)際信號(hào)輸出滿足-90 dBc／Hz@1 kHz@10 kHz的指標(biāo)要求。

3 多環(huán)鎖相寬帶頻綜的電路設(shè)計(jì)與仿真
3．1 DDS電路設(shè)計(jì)
    環(huán)路A采用了采用高性能DDS芯片AD9912。AD9912內(nèi)置14 bit DAC；支持高達(dá)1GPS的采樣速率；采用1．8 V和3．3 V電源供電，在器件性能大幅提高的前提下也極大地降低了器件功耗；能夠生成高達(dá)400 MHz的捷變頻率正弦波形，最高頻率分辨率達(dá)到4μHz。目前AD9912已廣泛用于頻率合成器、時(shí)鐘發(fā)生器、雷達(dá)以及各類測(cè)量裝置等。
    在環(huán)路A的設(shè)計(jì)中，100 MHz參考信號(hào)通過(guò)鎖相環(huán)倍頻至1 GHz，提供DDS參考時(shí)鐘，在頻率控制碼控制下實(shí)現(xiàn)細(xì)步進(jìn)基帶輸出。
3．2 鎖相環(huán)電路設(shè)計(jì)
    鎖相環(huán)路B、C采用了HITTITE公司的數(shù)字鎖相環(huán)芯片HMC440。該芯片具有很低噪聲基底(-233 dBc／Hz@10kHz)和很高的鑒相頻率(1 300 MHz)，集成5 bit數(shù)控程序分頻器，在本方案中的環(huán)路B、C使用，用于產(chǎn)生超低相位噪聲的fLO1和fLO2。
    末級(jí)鎖相環(huán)路D采用ADI公司鎖相環(huán)芯片AD4108。該芯片工作頻率達(dá)8 GHz，控制簡(jiǎn)單、功耗極低，同時(shí)具有良好的噪聲基底性能。經(jīng)軟件仿真，末級(jí)鎖相環(huán)路電路參數(shù)及輸出相噪如圖4，5所示。

    整個(gè)多環(huán)鎖相電路結(jié)構(gòu)比較復(fù)雜，包含鎖相電路及數(shù)字控制電路等。為保證輸出信號(hào)相位噪聲和雜散抑制性能，結(jié)構(gòu)設(shè)計(jì)中采取了多腔體分隔的結(jié)構(gòu)，并注意微波吸收材料的使用，保證各個(gè)功能環(huán)路工作穩(wěn)定且整體電磁兼容性能良好。

4 電路調(diào)試與測(cè)試結(jié)果
    由于合理的方案設(shè)計(jì)和準(zhǔn)確仿真，相位噪聲等主要指標(biāo)均可實(shí)現(xiàn)。如圖6所示，全頻段輸出信號(hào)相位噪聲可達(dá)到-92 dBc@1kHz；-92 dBc @10kHz。

    由于各功能環(huán)路輸出中間頻率信號(hào)較多，雜散控制是調(diào)試難點(diǎn)。在測(cè)試中發(fā)現(xiàn)，有少數(shù)頻點(diǎn)的近端有雜散較大，主要分布在參考100 MHz整數(shù)倍附近的細(xì)步進(jìn)頻段，經(jīng)分析，該類雜散的產(chǎn)生主要是由于環(huán)路A中DDS輸出信號(hào)與參考信號(hào)100 MHz及其諧波經(jīng)鏈路泄露或空間輻射進(jìn)入混頻器及鑒相器中，產(chǎn)生的高階交調(diào)出現(xiàn)在輸出信號(hào)近端，由于分布在鎖相環(huán)路帶寬以內(nèi)，難以消除。該現(xiàn)象的產(chǎn)生說(shuō)明，多環(huán)鎖相的細(xì)步進(jìn)頻綜對(duì)模塊內(nèi)部各功能單元的電磁屏蔽與隔離要求非常高。通過(guò)調(diào)試分析，可通過(guò)改變A、C環(huán)路輸出頻率和環(huán)路D的倍頻次數(shù)N的方法規(guī)避和解決。根據(jù)公式(2)，通過(guò)掃頻，一旦發(fā)現(xiàn)存在近端雜散的頻率點(diǎn)，通過(guò)改變fDDS、fLO2和末級(jí)鎖相環(huán)倍頻次數(shù)N的頻率組合，同樣可以實(shí)現(xiàn)相同頻率的輸出，且fDDS發(fā)生改變，與100 MHz的高階交調(diào)雜散分布遠(yuǎn)離主信號(hào)中心，可被末級(jí)鎖相環(huán)路濾波器濾除。圖7為經(jīng)過(guò)后期頻率控制程序處理前后的雜散分布對(duì)比圖，可見主信號(hào)近端雜散已經(jīng)明顯消除。

    經(jīng)不斷調(diào)試改進(jìn)，各項(xiàng)指標(biāo)最終測(cè)試結(jié)果如表1，均滿足設(shè)計(jì)指標(biāo)要求。

5 結(jié) 論
    文中介紹了基于多環(huán)結(jié)構(gòu)的鎖相寬帶頻率合成技術(shù)，在實(shí)現(xiàn)細(xì)頻率步進(jìn)和低雜散的指標(biāo)要求情況下，相位噪聲可達(dá)到≤-92 dBc／Hz@1 kHz，滿足系統(tǒng)對(duì)高質(zhì)量頻率合成器的需求，具有較好的應(yīng)用前景。