摘要：設(shè)計(jì)了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制系統(tǒng)?該系統(tǒng)可有效利用ＦＰＧＡ片內(nèi)硬件資源，無(wú)需外圍電路，高度集成且操作簡(jiǎn)單。重點(diǎn)對(duì)協(xié)議的ＣＲＣ校驗(yàn)及“０”比特插入模塊進(jìn)行了介紹，給出了相應(yīng)的ＶＨＤＬ代碼及功能仿真波形圖。

    關(guān)鍵詞：高級(jí)數(shù)據(jù)鏈路控制；　現(xiàn)場(chǎng)可編程門陣列；　循環(huán)冗余碼校驗(yàn)

１ 引言

ＨＤＬＣ（Ｈｉｇｈ Ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ）協(xié)議是通信領(lǐng)域中應(yīng)用最廣泛的協(xié)議之一，它是面向比特的高級(jí)數(shù)據(jù)鏈路控制規(guī)程，具有差錯(cuò)檢測(cè)功能強(qiáng)大、高效和同步傳輸?shù)奶攸c(diǎn)。目前市場(chǎng)上有很多專用的ＨＤＬＣ芯片，但這些芯片大多因追求功能的完備，而使芯片的控制變得復(fù)雜。實(shí)際上，對(duì)于某些特殊場(chǎng)合的特殊用途(如手持式設(shè)備)，我們只需選擇ＨＤＬＣ協(xié)議中最符合系統(tǒng)要求的部分功能，設(shè)計(jì)一種功能相對(duì)簡(jiǎn)單、使用靈活的小型化ＨＤＬＣ協(xié)議控制器。

另一方面，隨著深亞微米工藝技術(shù)的發(fā)展，ＦＰ-ＧＡ(Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ)芯片的規(guī)模越來(lái)越大，其單片邏輯門數(shù)已超過(guò)上百萬(wàn)門。同時(shí)它還具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛用于特殊芯片設(shè)計(jì)中。本設(shè)計(jì)中采用Ａｌｔｅｒａ公司的ＦＬＥＸ１０Ｋ芯片ＥＰＦ１０Ｋ２０ＲＣ２４０－３來(lái)實(shí)現(xiàn)ＨＤＬＣ協(xié)議控制器。

２?。龋模蹋脜f(xié)議簡(jiǎn)介

在ＨＤＬＣ 通信方式中，所有信息都是以幀的形式傳送的，ＨＤＬＣ幀格式如表１所列。

表1 HDLC幀格式示意圖

（１） 標(biāo)志字

ＨＤＬＣ協(xié)議規(guī)定，所有信息傳輸必須以一個(gè)標(biāo)志字開始，且以同一個(gè)標(biāo)志字結(jié)束，這個(gè)標(biāo)志字是０１１１１１１０。開始標(biāo)志到結(jié)束標(biāo)志之間構(gòu)成一個(gè)完整的信息單位，稱為一幀。接收方可以通過(guò)搜索０１１１１１１０來(lái)探知幀的開始和結(jié)束，以此建立幀同步。在幀與幀之間的空載期，可連續(xù)發(fā)送標(biāo)志字來(lái)做填充。

（２） 信息段及“０”比特插入技術(shù)

ＨＤＬＣ幀的信息長(zhǎng)度是可變的，可傳送標(biāo)志字以外的任意二進(jìn)制信息。為了確保標(biāo)志字是獨(dú)一無(wú)二的，發(fā)送方在發(fā)送信息時(shí)采用“０”比特插入技術(shù)，即發(fā)送方在發(fā)送除標(biāo)志字符外的所有信息時(shí)（包括校驗(yàn)位），只要遇到連續(xù)的５個(gè)“１”，就自動(dòng)插入一個(gè)“０”；反之，接收方在接收數(shù)據(jù)時(shí)，只要遇到連續(xù)的５個(gè)“１”，就自動(dòng)將其后的“０”刪掉?！埃啊北忍夭迦牒蛣h除技術(shù)也使得ＨＤＬＣ具有良好的傳輸透明性，任何比特代碼都可傳輸。

    （３） 地址段及控制段

地址字段為８位，也可以８的倍數(shù)進(jìn)行擴(kuò)展，用于標(biāo)識(shí)接收該幀的棧地址；控制字段為８位，發(fā)送方的控制字段用來(lái)表示命令和響應(yīng)的類別和功能。

（４） ＣＲＣ校驗(yàn)

ＨＤＬＣ采用１６位循環(huán)冗余校驗(yàn)碼（ＣＲＣ－１６）進(jìn)行差錯(cuò)控制，其生成多項(xiàng)式為

ｘ１６＋ｘ１２＋ｘ５＋１　　

ＨＤＬＣ差錯(cuò)校驗(yàn)指對(duì)整個(gè)幀的內(nèi)容作ＣＲＣ循環(huán)冗余校驗(yàn)，即對(duì)在糾錯(cuò)范圍內(nèi)的錯(cuò)碼進(jìn)行糾正，對(duì)在校錯(cuò)范圍內(nèi)的錯(cuò)碼進(jìn)行校驗(yàn)，但不能糾正。標(biāo)志位和按透明規(guī)則插入的所有“０”不在校驗(yàn)的范圍內(nèi)。

３?。龋模蹋脜f(xié)議的ＦＰＧＡ實(shí)現(xiàn)

基于ＦＰＧＡ實(shí)現(xiàn)的ＨＤＬＣ協(xié)議控制器包括接收和發(fā)送兩個(gè)模塊，其總體結(jié)構(gòu)如圖１所示。

發(fā)送端先將待發(fā)送的并行數(shù)據(jù)進(jìn)行并／串轉(zhuǎn)換，然后由系統(tǒng)自動(dòng)完成ＣＲＣ編碼、“０”比特插入和標(biāo)志字插入，再將處理后的數(shù)據(jù)按同步串行傳輸方式發(fā)送；接收端先接收同步串行數(shù)據(jù)，然后由系統(tǒng)自動(dòng)完成標(biāo)志字的檢測(cè)、去“０”及ＣＲＣ校驗(yàn)，再將同步串行數(shù)據(jù)轉(zhuǎn)換成８位并行方式輸出。整個(gè)系統(tǒng)收發(fā)端使用同一個(gè)全局時(shí)鐘。下面分別對(duì)關(guān)鍵部分進(jìn)行介紹。

圖2

    ３．１ 并／串及串／并轉(zhuǎn)換模塊

數(shù)據(jù)發(fā)送時(shí)，為了平滑處理機(jī)和ＨＤＬＣ協(xié)議控制器之間的數(shù)據(jù)傳輸速率，發(fā)送端配有一個(gè)２５×８的ＦＩＦＯ作為兩者的接口模塊，該模塊可將數(shù)據(jù)總線送入的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)輸出。同樣，接收端也配有一接收ＦＩＦＯ，可將接收到的數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換并送入數(shù)據(jù)總線。

３．２ ＣＲＣ校驗(yàn)

ＨＤＬＣ協(xié)議使用循環(huán)冗余校驗(yàn)，在發(fā)送端對(duì)信息進(jìn)行ＣＲＣ編碼，其生成多項(xiàng)式為

ｇ(ｘ)＝ｘ１６＋ｘ１２＋ｘ５＋１　　　

ＣＲＣ校驗(yàn)?zāi)K實(shí)際為根據(jù)生成多項(xiàng)式所設(shè)計(jì)的編碼電路。根據(jù)循環(huán)系統(tǒng)碼編碼原理，該編碼電路實(shí)際上是乘ｘ１６除ｇ(ｘ)的電路，其示意圖如圖２所示。電路的工作過(guò)程如下：

（１）１６級(jí)移位寄存器的初始狀態(tài)全清零，門１開、門２關(guān)，然后進(jìn)行移位。信息位移入編碼電路后，一方面經(jīng)或門輸出，一方面則自動(dòng)乘以ｘ１６后進(jìn)入除ｇ(ｘ)除法電路，從而完成乘ｘ１６除ｇ(ｘ)的功能；

（２）信息位全部移入編碼電路后除法完成，此時(shí)１６位移位寄存器中的內(nèi)容就是除法的余式的系數(shù)，即校驗(yàn)元；

（３）門１關(guān)、門２開，再經(jīng)過(guò)１６次移位后，把移位寄存器的校驗(yàn)元全部輸出；

（４）門１開、門２關(guān)，送入第二組信息組重復(fù)上述過(guò)程。

ＣＲＣ編碼器的核心ＶＨＤＬ源代碼如下：

．．．．．．

Ｄ?０?＜＝ｄｉｎ ｘｏｒ Ｄ(１５);?

ｆｏｒ ｉ ｉｎ ０ ｔｏ ３ ｌｏｏｐ

Ｄ(ｉ＋１)＜＝Ｄ(ｉ)?

ｅｎｄ ｌｏｏｐ;

Ｄ(５)＜＝Ｄ(４) ｘｏｒ Ｄ(１５) ｘｏｒ ｄｉｎ;

ｆｏｒ ｉ ｉｎ ５ ｔｏ １０ ｌｏｏｐ;

Ｄ(ｉ＋１)＜＝Ｄ(ｉ);?

ｅｎｄ ｌｏｏｐ;

Ｄ(１２)＜＝Ｄ(１１) ｘｏｒ Ｄ(１５) ｘｏｒ ｄｉｎ;

ｆｏｒ ｉ ｉｎ １２ ｔｏ １４ ｌｏｏｐ

Ｄ(ｉ＋１)＜＝Ｄ(ｉ);?

ｅｎｄ ｌｏｏｐ;

．．．．．．

發(fā)送端通過(guò)上述的ＣＲＣ編碼電路產(chǎn)生１６比特的校驗(yàn)位。接收方通過(guò)ＣＲＣ譯碼檢驗(yàn)該幀信息是否傳送出錯(cuò)。在滿足系統(tǒng)要求的情況下，ＣＲＣ譯碼只檢錯(cuò)，不糾錯(cuò)。其功能示意圖如圖３所示。

輸入信息通過(guò)１６比特的移位寄存器后，一路作為數(shù)據(jù)信息輸出，另一路流入ＣＲＣ編碼器對(duì)信息進(jìn)行編碼，并產(chǎn)生１６比特校驗(yàn)位。當(dāng)信息位全部移出后，１６比特移位寄存器中的信息即為發(fā)送端發(fā)送的１６位ＣＲＣ校驗(yàn)位，ＣＲＣ編碼器（１６Ｂｉｔ）的內(nèi)容為接收到的信息根據(jù)生成多項(xiàng)式ｇ(ｘ)所生成的１６比特校驗(yàn)碼。然后將兩個(gè)寄存器進(jìn)行比較，如果內(nèi)容相同，說(shuō)明信息傳送正確；否則報(bào)錯(cuò)，丟棄該幀。

３．３ “０”比特插入及刪除模塊

發(fā)送端信息經(jīng)ＣＲＣ編碼后，要進(jìn)行插“０”操作，即遇到連續(xù)的５個(gè)“１”時(shí)在其后插入一個(gè)“０”；同樣，接收端同步建立后提取出的信息要去“０”，即遇到連續(xù)的５個(gè)“１”時(shí)要將其后的“０”去掉。

去“０”模塊的ＶＨＤＬ代碼如下：

．．．．．．

ｉｆ ｄｉｎ＝“１” ｔｈｅｎ

ｉｆ ｃｎｔ＝５ ｔｈｅｎ

ｃｎｔ:＝０;

ｅｎｄ ｉｆ;

ｃｎｔ:＝ｃｎｔ＋１;

ｅｌｓｅ

ｃｎｔ:＝０;

ｅｎｄ ｉｆ;

ｉｆ ｃｎｔ＝５ ｔｈｅｎ

ｚｅｒｏ ｄｅｌ＜＝′０′;

ｅｌｓｅ

ｚｅｒｏ ｄｅｌ＜＝′１′;

ｅｎｄ ｉｆ;

．．．．．．

去“０”模塊的功能仿真波形如圖４所示，其中ｄｉｎ是提取同步后的信息，ｃｌｋ是信息時(shí)鐘，ｄｏｕｔ是去“０”后的信息，ｃｌｋ ｏｕｔ是去“０”操作后的信息時(shí)鐘。從圖４中可看出，去“０”前的信息為“１１１１１０１”，通過(guò)去“０”操作后，信息為“１１１１１１”，將５個(gè)“１”后的“０”去掉了。

４ 結(jié)束語(yǔ)

本文提出了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制器設(shè)計(jì)方案，并利用Ａｌｔｅｒａ公司的ＦＬＥＸ１０Ｋ芯片ＥＰＦ１０Ｋ２０ＲＣ２４０－３來(lái)實(shí)現(xiàn)，占該芯片內(nèi)部單元的７０％左右。實(shí)踐表明，該協(xié)議控制器操作簡(jiǎn)單、使用靈活，能夠很好地應(yīng)用于各種小型通信設(shè)備。本系統(tǒng)的硬件實(shí)現(xiàn)采用ＶＨＤＬ設(shè)計(jì)，通過(guò)建立ＶＨＤＬ行為模型和進(jìn)行ＶＨＤＬ行為仿真，可以及早發(fā)現(xiàn)設(shè)計(jì)中潛在的問(wèn)題，縮短了設(shè)計(jì)周期，提高了設(shè)計(jì)的可靠性和效率。