1 總體設(shè)計

整個設(shè)計包括兩部分：基于FPGA的UART的設(shè)計和基于VB6.0的上位機(jī)程序設(shè)計。UART的設(shè)計采用模塊化的設(shè)計思想，可分為3個模塊：FPGA數(shù)據(jù)發(fā)送模塊、FPGA波特率發(fā)生器控制模塊及數(shù)據(jù)接收模塊。上位機(jī)程序采用VB 6.0的Mscomm控件，可分為畫面設(shè)計和功能設(shè)計兩部分。串口采用標(biāo)準(zhǔn)的RS-232協(xié)議，主要參數(shù)選擇為：波特率9 600 bit／s，8位有效位，無奇偶校驗位，1位停止位。

2 UART的結(jié)構(gòu)和幀格式

UART主要包括接收器和發(fā)送器。從異步接收輸入信號SIN接收到的異步信號通過接收器完成串行／并行的轉(zhuǎn)換，形成異步數(shù)據(jù)幀；發(fā)送器將CPU發(fā)出的8位數(shù)據(jù)進(jìn)行并行／串行轉(zhuǎn)換，從SOUT發(fā)送出去。功能包括微處理器接口、TBR(發(fā)送緩沖器)、TSR(發(fā)送移位寄存器)、幀產(chǎn)生、并轉(zhuǎn)串、RBR(接收緩沖器)、RSR(接收移位寄存器)、幀產(chǎn)生、串轉(zhuǎn)并。UART的結(jié)構(gòu)如圖1所示。

UART的幀格式包括線路空閑狀態(tài)(idle，高電平)、起始位(start bit，低電平)、5位～8位數(shù)據(jù)位(da-ta bits)、校驗位(parity bit，可選)和停止位(stop bit，位數(shù)可為1、1.5、2位)。這種格式是由起始位和停止位來實現(xiàn)字符的同步。UART內(nèi)部一般有配置寄存器，可以配置數(shù)據(jù)位數(shù)(5位～8位)、是否有校驗位和校驗的類型、停止位的位數(shù)(1，1.5，2位)等設(shè)置。

3 UART的設(shè)計與實現(xiàn)

UART是廣泛使用的串行數(shù)據(jù)傳輸協(xié)議。UART允許在串行鏈路上進(jìn)行全雙工的通信。串行外設(shè)使用RS-232-C異步串行接口，一般采用專用集成電路即UART實現(xiàn)。如8250、8251、NS16450等芯片都是常見的UART器件，這類芯片已經(jīng)相當(dāng)復(fù)雜，有的含有許多輔助的模塊(如FIFO)，有時不需要使用完整的UART的功能和這些輔助功能，或者使用了FPGA／CPLD，那么就可以將所需要的UART功能集成到FPGA內(nèi)部。使用VHDL將UART的核心功能集成，從而使整個設(shè)計更加緊湊、穩(wěn)定且可靠。

下面分別設(shè)計UART的3個模塊(發(fā)送器、接收器和波特率產(chǎn)生器)，并給出其仿真結(jié)果。

3.1 發(fā)送器設(shè)計

UART串行發(fā)送器模塊框圖如圖2所示。DIN為8位數(shù)據(jù)，其余為1位。

從圖2的框圖可以看出，串行發(fā)送器中包含有一個8位THR(發(fā)送保持寄存器)和TSR(發(fā)送移位寄存)。復(fù)位時，引腳TRE為高電平。當(dāng)數(shù)據(jù)載入到TSR之后，引腳TRE變?yōu)榈碗娖?。發(fā)送完畢，TRE變?yōu)楦唠娖?。?dāng)偵測到輸入WRN變?yōu)榈碗娖綍r，自動使能串行數(shù)據(jù)發(fā)送過程。首先傳送1位的起始位(邏輯電平0)，同時THR中的數(shù)據(jù)自動地并行載入到TSR中。然后，定長的數(shù)據(jù)位從TSR中移出，接著是校驗位。最后，產(chǎn)生停止位(邏輯電平1)，標(biāo)志著一幀的結(jié)束。串行數(shù)據(jù)幀將以內(nèi)部時鐘頻率的1／16傳送。如果THR中內(nèi)容不空，當(dāng)一個串行數(shù)據(jù)幀傳送結(jié)束后，緊接著發(fā)送下一個數(shù)據(jù)幀。這種自動的流程使得數(shù)據(jù)幀以背靠背的方式發(fā)送，提高了數(shù)據(jù)傳輸?shù)膸挕．?dāng)沒有數(shù)據(jù)發(fā)送時，SDO引腳保持高電平。

發(fā)送器每隔16個時鐘周期輸出1位，順序遵循1位起始位、8位數(shù)據(jù)位(假定數(shù)據(jù)位為8位)、1位校驗位(可選)、1位停止位。引入發(fā)送字符長度和發(fā)送次序計數(shù)器no_bits_sent，實現(xiàn)的部分VHDL程序如下：

發(fā)送器功能仿真結(jié)果如圖3所示。并行輸入DIN十六進(jìn)制數(shù)56，WRN輸入由1變?yōu)?，肩動發(fā)送程序，計數(shù)器開始計數(shù)，串行輸出SDO為0010101101，發(fā)送完畢，TRE變?yōu)楦唠娖?。起始?，8位數(shù)據(jù)位，1位停止位，證明了發(fā)送模塊的正確性。

3.2 接收器設(shè)計

UART串行接收器模塊框圖如圖4所示。DOUT為8位數(shù)據(jù)，其余為1位。接收器包含一個8位RBR和RSR。RBR的狀態(tài)可以通過引腳DATA_READY米表示。當(dāng)RBR中的數(shù)據(jù)有效時，DATA_READY變?yōu)楦唠娖?，向CPU表明可以取同數(shù)據(jù)。

本設(shè)計只要求實現(xiàn)簡單的收發(fā)功能，故未設(shè)計檢錯程序，程序在偵測到起始位后，計16個時鐘周期，便開始接收數(shù)據(jù)，移位輸入RSR，最后輸出數(shù)據(jù)DOUT。還要輸出一個數(shù)據(jù)接收標(biāo)志信號標(biāo)志數(shù)據(jù)接收完。實現(xiàn)的部分VHDL程序如下：

接受器功能仿真結(jié)果圖略。串行輸入RXD為0010101101，每一位占16個時鐘周期，一旦檢測到輸入RXD為0，計數(shù)器開始計數(shù)，開始接收數(shù)據(jù)，接收完畢，標(biāo)志位變?yōu)楦唠娖?。仿真結(jié)果證明了接收模塊的正確性。

3.3 波特率發(fā)生器的設(shè)計

UART的接收和發(fā)送是按照相同的波特率進(jìn)行收發(fā)的。波特率發(fā)生器產(chǎn)生的時鐘頻率不是波特率時鐘頻率，而是波特率時鐘頻率的16倍，目的是為在接收時進(jìn)行精確地采樣，以提出異步的串行數(shù)據(jù)。根據(jù)給定的晶振時鐘和要求的波特率算出波特率分頻數(shù)。實現(xiàn)的部分VHDL程序如下：

波特率功能仿真結(jié)果圖略。輸入頻率為20 MHz，波形周期為50 ns，20 MHz／(9 600 bit／s×16 bit)=130，由仿真結(jié)果可知輸出波形的半個周期為65倍的輸入時鐘周期，從而證明了波特率產(chǎn)生器模塊的正確性。

4 上位機(jī)程序設(shè)計

本文使用VB 6.0進(jìn)行上位機(jī)程序的設(shè)計，實現(xiàn)PC與FPGA的串行通信。下面是1個上位機(jī)收發(fā)測試通信程序的設(shè)計過程，通過該程序可以與FPGA進(jìn)行串行通信。波特率默認(rèn)值是“9600，N，8，1”，其意為所使用的通信端口是以9 600 bit／s的速度傳輸，不作字符校驗，每次的數(shù)據(jù)是8位，而停止位是1位。波特率(單位為bit／s)可為110、300、600、1200、2400、9 600、14 400、19 200、28 800。校驗位為：E偶校驗，N無校驗，O奇校驗，S空白。正確的數(shù)據(jù)位值有：4、5、6、7、8(默認(rèn)值)。正確的停止位值有：1(默認(rèn)值)、1．5、2。

將UART的程序編譯、仿真后，下載到FPGA的EPlK30TC144-3芯片上。引入20 MHz的晶振頻率；發(fā)送使能端和復(fù)位端分別接一個開關(guān)；狀態(tài)輸出標(biāo)志TRE和DATA-READTY分別接一個二極管，指示狀態(tài)；設(shè)置波特率為“9 800，N，8，1”。串行數(shù)據(jù)幀的格式為：起始位0，8位數(shù)據(jù)位，無校驗位，1位停止位。將UART的串行發(fā)送、接收端口分別與計算機(jī)的RS-232的串行接收、發(fā)送端口連接，以便與PC機(jī)進(jìn)行串行通信；并行輸入DIN接入并行輸出DOUT；連好線后，執(zhí)行發(fā)送測試程序。

5 結(jié)束語

在實現(xiàn)FPGA與PC的串行通信中，將程序下載到芯片中驗證設(shè)計的正確性，目前還沒有更好的工具可以在下載后實時地對FPGA的工作情況和數(shù)據(jù)進(jìn)行分析。通過串行通信，可以向FPGA發(fā)控制命令讓其執(zhí)行相應(yīng)的操作，同時把需要的數(shù)據(jù)通過串口發(fā)到PC上進(jìn)行相應(yīng)的數(shù)據(jù)處理和分析，以此來判斷FPGA是否按設(shè)計要求工作。本文以UART為重點討論了FP-GA與上位機(jī)串行通信的實現(xiàn)方法。采用高級語言VB實現(xiàn)了上位機(jī)與FPGA的通信。