摘要： 本文闡述了通用異步發(fā)生器UART 的功能特點(diǎn)，介紹了用硬件描述語(yǔ)言Verilog 來開發(fā)各個(gè)模塊，并給出仿真結(jié)果。本設(shè)計(jì)使用Altera 的FPGA 芯片，將UART 的核心功能嵌入到FPGA 內(nèi)部，能夠?qū)崿F(xiàn)異步通信的功能，可以將其靈活地嵌入到各個(gè)通信系統(tǒng)中。

關(guān)鍵詞：FPGA；UART；Verilog HDL

0 引言
隨著嵌入式系統(tǒng)的廣泛推廣和應(yīng)用，UART （ Universal Asynchronous Receiver Transmiller ）作為一種串行數(shù)據(jù)傳輸方式也得到廣泛的使用。UART 允許在串行鏈路上進(jìn)行全雙工通信。串行外設(shè)到RS 232-C 異步串行接口一般采用專用的集成電路即UART 實(shí)現(xiàn)。常見的串行接口芯片如8250 、8251 、NS16450 等，能夠?qū)崿F(xiàn)比較全面的串行通信功能。而在實(shí)際應(yīng)用中，我們往往并不需要如此完整的功能，從而會(huì)造成資源的浪費(fèi)和成本的提高。隨著EDA 技術(shù)的飛速發(fā)展，我們就可以根據(jù)自己的需求，將所需要的UART 功能集成到FPGA 內(nèi)部，從而簡(jiǎn)化了電路、減小了體積、提高了系統(tǒng)的可靠性?；谶@種思想，作者在設(shè)計(jì)中選用Altera 公司的EP1C12Q240CQ8，使用Verilog HDL 設(shè)計(jì)實(shí)現(xiàn)UART 的核心功能。1 UART 通信原理 串行通信分為兩種類型：同步通信方式和異步通行方式。UART 是通用異步發(fā)送器，是一種串行異步通信方式。它是各種設(shè)備之間進(jìn)行通信的關(guān)鍵模塊，允許在串行鏈路上進(jìn)行全雙工的通信。在發(fā)送端，并行的數(shù)字信號(hào)需要轉(zhuǎn)化成串行信號(hào)才能通過有線或無線傳輸?shù)搅硗庖慌_(tái)設(shè)備；而在接收端，串行信號(hào)必須要被恢復(fù)成并行信號(hào)才能進(jìn)行數(shù)據(jù)處理。UART 就是用來處理這種數(shù)據(jù)與串口之間的串并和并串轉(zhuǎn)換的。
UART 傳送一個(gè)字符以起始位(Start Bit) 開始，以停止位（Stop Bit ）結(jié)束，字符之間沒有固定的時(shí)間間隔要求。每一個(gè)字符的前面都有一個(gè)起始位（低電平），字符本身由5~8 位數(shù)據(jù)位組成，然后是一位校驗(yàn)位（可選），最后是停止位（1 位，1 位半或2 位），停止位后面是不定長(zhǎng)度的空閑位。停止位和空閑位都規(guī)定高電平，這樣就可以保證起始位開始處有一個(gè)下降沿。

圖1 數(shù)據(jù)傳輸格式

2 UART 在FPGA 中的實(shí)現(xiàn)
2.1UART 的硬件電路設(shè)計(jì)
在串行通信中，普遍采用的是RS-232 接口標(biāo)準(zhǔn)。硬件電路主要由FPGA 串口模塊、MAX3232 和DB-9 組成，電路圖如圖2 所示。數(shù)據(jù)從DB-9 的TxD 端進(jìn)入，經(jīng)過MAX3232 進(jìn)行電平轉(zhuǎn)換后由FPGA 串口模塊中的RxD 端進(jìn)入，進(jìn)行串并轉(zhuǎn)換后由數(shù)據(jù)總線進(jìn)入FPGA 的其他模塊。數(shù)據(jù)處理后經(jīng)由數(shù)據(jù)總線進(jìn)入FPGA 串口模塊，在其中進(jìn)行并串轉(zhuǎn)換后由TxD 端輸出到MAX3232 中，經(jīng)電平轉(zhuǎn)換后由DB-9 的RxD 端輸出。

圖2 UART 硬件電路圖

1.    2.2 UART 的結(jié)構(gòu)設(shè)計(jì) UART 主要由波特率發(fā)生模塊、發(fā)送模塊、接收模塊這三個(gè)部分組成。
    2.2.1 波特率發(fā)生模塊
    當(dāng)UART 在發(fā)送數(shù)據(jù)的時(shí)候，只需要按照一定的速率將數(shù)據(jù)串行地移動(dòng)出就可以了。然而，當(dāng)UART 在接收串行的數(shù)據(jù)時(shí)，在什么時(shí)刻將數(shù)據(jù)移入移位寄存器是非常關(guān)鍵的。最理想的情況是在串行數(shù)據(jù)的每一位的中間時(shí)刻，對(duì)串行數(shù)據(jù)進(jìn)行采樣。對(duì)每一位數(shù)據(jù)的時(shí)間進(jìn)行分段，時(shí)間的分段越多，對(duì)串行數(shù)據(jù)的采樣就越靠近中點(diǎn)，由于接收方和發(fā)送方的時(shí)鐘不可能完全同步，時(shí)間的分段越多，接收方出現(xiàn)采樣錯(cuò)誤的概率就越低。但時(shí)間的分段越多，也意味著采樣時(shí)間就越高，系統(tǒng)的開銷就越大。因此，在實(shí)際的設(shè)計(jì)中，采用16 倍于波特率的時(shí)鐘頻率。UART 收發(fā)的每一個(gè)數(shù)據(jù)寬度都是波特率發(fā)生器輸出的時(shí)鐘周期的16 倍。如按照9600b/s 進(jìn)行收發(fā)，那么波特率發(fā)生器的輸出時(shí)鐘頻率應(yīng)為9600×16Hz 。由于外部時(shí)鐘采用25MHz ，可以很簡(jiǎn)單地通過總線寫入不同的數(shù)值到波特率發(fā)生器保持寄存器中，然后用計(jì)數(shù)器的方式生成所需要的各種波特率。計(jì)算公式為：25000000/(16 ×所期望的波特率)－1。
2.    2.2.2 發(fā)送模塊

發(fā)送模塊主要實(shí)現(xiàn)對(duì)并行數(shù)據(jù)的緩存，并串轉(zhuǎn)換，然后把串行數(shù)據(jù)按照既定數(shù)據(jù)幀格式進(jìn)行輸出，其機(jī)構(gòu)如圖3 所示：

 圖3 UART 發(fā)送模塊

a) data_input[7:0]是8 位并行數(shù)據(jù)的輸入端，轉(zhuǎn)換成串行數(shù)據(jù)后從txd 輸出；
b) wrn 是寫控制信號(hào)，為1 時(shí)禁止數(shù)據(jù)輸入，為0 時(shí)允許輸入；
c) reset 為系統(tǒng)復(fù)位輸入端，低電平有效；
d) clk 為系統(tǒng)時(shí)鐘信號(hào)輸入端，由波特率發(fā)生器產(chǎn)生；
e) tser 是并串轉(zhuǎn)換過程的標(biāo)志：在沒有數(shù)據(jù)轉(zhuǎn)換時(shí)保持為1，在并串轉(zhuǎn)換開始時(shí)變成0，

并在轉(zhuǎn)換過程中保持為0； f) tbre 是整個(gè)工作過程的標(biāo)志。實(shí)驗(yàn)中串行數(shù)據(jù)結(jié)構(gòu)為1 位起始位，8 位數(shù)據(jù)位，1 位奇偶校驗(yàn)位，1 位停止位。數(shù)據(jù) 的發(fā)送由外部接收模塊控制，接收模塊給出wrn 信號(hào)，UART 發(fā)送模塊根據(jù)此信號(hào)將并行數(shù)據(jù)data-input 鎖存進(jìn)發(fā)送緩沖，并通過移位寄存器進(jìn)行并串轉(zhuǎn)換，在轉(zhuǎn)換結(jié)束后加上奇偶校驗(yàn)位，發(fā)送到端口txd 進(jìn)行串行輸出。在整個(gè)工作過程中，輸出信號(hào)tbre 作為標(biāo)志信號(hào)，在串行數(shù)據(jù)全部輸出完畢之后變成0， 并在發(fā)送模塊未工作時(shí)保持為0。
2.4 接收模塊
接收模塊的結(jié)構(gòu)如圖4 所示。接收模塊的作用是把收到的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)進(jìn)行輸出，并判斷收到數(shù)據(jù)是否有錯(cuò)。接收模塊的內(nèi)部結(jié)構(gòu)及工作過程與發(fā)送模塊類似，只不過接收模塊的工作和發(fā)送模塊的工作相反，是進(jìn)行數(shù)據(jù)的串并轉(zhuǎn)換。

圖4 UART 接收模塊
a) rxd 接收串行數(shù)據(jù)輸入；
b) rdn 為輸入控制端，只有rdn 為0 時(shí)，并行數(shù)據(jù)才允許輸出；
c) data-ready 為數(shù)據(jù)是否準(zhǔn)備好的標(biāo)志；
d) parity-error 為校驗(yàn)位是否出錯(cuò)的標(biāo)志；
e) framing-error 為幀是否出錯(cuò)的標(biāo)志；
f) data-out[7:0]為并行數(shù)據(jù)輸出端。

                   
接收模塊從捕捉到數(shù)據(jù)串的第一個(gè)0 開始工作，然后把隨后依次輸入的8 個(gè)數(shù)據(jù)位通過移位在寄存器中完成竄并轉(zhuǎn)換，并將并行數(shù)據(jù)輸出至端口data-out 。將8 個(gè)數(shù)據(jù)位移位至寄存器后，接收模塊將檢測(cè)輸入數(shù)據(jù)串的最后一位是否為1（停止位）來判斷接收到的數(shù)據(jù)幀是否出錯(cuò)，若不為1，就將輸出framing-error 置1。
3 仿真驗(yàn)證在實(shí)驗(yàn)中，作者選用Altera 公司的Cyclone 系列產(chǎn)品中的EP1C12Q240C8 芯片，硬件描述語(yǔ)言采用Verilog HDL，用Quartus 5.1 進(jìn)行邏輯綜合，仿真工具則使用ModelSim6.0 。發(fā)送模塊和接收模塊的仿真結(jié)果分別如圖5 所示。發(fā)送的數(shù)據(jù)能夠嚴(yán)格按照串行通信協(xié)議進(jìn)行傳輸；接收的數(shù)據(jù)也完全正確。通過仿真測(cè)試后，將程序下載到FPGA 芯片中運(yùn)行，結(jié)果通信數(shù)據(jù)正確，電路工作穩(wěn)定、可靠。

圖5 發(fā)送和接收模塊仿真

4 結(jié)束語(yǔ)
用FPGA 實(shí)現(xiàn)了UART 通信功能，可以實(shí)現(xiàn)對(duì)數(shù)據(jù)的接收和發(fā)送，并可以在接收 數(shù)據(jù)時(shí)對(duì)其校驗(yàn)位、停止位進(jìn)行判斷，在發(fā)送數(shù)據(jù)時(shí)可以形成完整的一幀數(shù)據(jù)格式。本 文利用FPGA 設(shè)計(jì)實(shí)現(xiàn)了UART 的核心功能，可以和上位機(jī)進(jìn)行異步串行通信。實(shí)驗(yàn) 證明該UART 設(shè)計(jì)占用資源少，工作穩(wěn)定可靠。
本文作者創(chuàng)新觀點(diǎn)：本文對(duì)UART 系統(tǒng)結(jié)構(gòu)進(jìn)行了模塊化分析，可以根據(jù)實(shí)際的需要可選擇地實(shí)現(xiàn)相應(yīng)的通信功能，簡(jiǎn)化了電路設(shè)計(jì)，提高了系統(tǒng)的可靠性，可以靈活地嵌入到各個(gè)通信系統(tǒng)當(dāng)中。