2 總體設(shè)計方案
    該系統(tǒng)設(shè)計要求在100Mb／s速度下傳輸數(shù)據(jù)，其傳輸距離為300 m，因此，該系統(tǒng)設(shè)計主要解決延長傳輸距離和速度匹配問題。圖1為系統(tǒng)設(shè)計原理框圖。其中，DS92LVl023和DS92LVl224型LVDS器件，分別稱為串行器和解串器。串行器是一種將并行數(shù)據(jù)轉(zhuǎn)成串行數(shù)據(jù)的器件，而解串器則是將串行數(shù)據(jù)轉(zhuǎn)成并行數(shù)據(jù)的器件。CLC006和CLC014分別是高速驅(qū)動器和自適應(yīng)均衡器，高速驅(qū)動器可驅(qū)動同軸線傳輸更長距離，經(jīng)電纜長距離傳輸?shù)男盘枙霈F(xiàn)衰減，自適應(yīng)均衡器則用于均衡器電纜傳輸?shù)男盘枴?/p>

3 硬件電路設(shè)計
    該系統(tǒng)設(shè)計中，計算機與USB模塊通過USB電纜連接，計算機向USB模塊發(fā)送讀數(shù)命令，啟動DS92LVl224命令及其他操作命令，USB模塊再將控制命令傳給FPGA模塊，F(xiàn)P-GA直接控制LVDS器件工作。由于USB模塊向計算機傳輸數(shù)據(jù)的速度最高可達140 Mb／s，因此?？蓪?00 Mb／s速率的數(shù)據(jù)適時地傳入計算機。
3．1 延長距離設(shè)計
    LVDS信號傳輸是依靠串行器和解串器完成的，串行器和解串器都需一個外部時鐘。只有這兩個外部時鐘頻率同步時，串行器和解串器才能正常通信。利用FPGA引腳與內(nèi)部邏輯，完全能夠解決工作時鐘頻率同步的問題。
    串行器DS92LV1023是將外部并行數(shù)據(jù)串化成串行數(shù)據(jù)，此時該串行器輸出的差分壓差約100 mV，該差分壓差傳輸距離只有幾米，加上CLC006電纜高速驅(qū)動器，其輸出壓差可達2V(壓差可通過電阻R23調(diào)節(jié))，這樣就可以驅(qū)動同軸電纜傳輸300 m的距離。圖2為LVDS發(fā)送電路。

    解串器DS92LV1224解串的數(shù)據(jù)先經(jīng)FPGA模塊傳輸至存儲器，F(xiàn)PGA接收到USB模塊命令后，先通過控制解串器DS92LVl224的PWRDN、REN、RCLK、RCLK_R/F及REFCLK引腳使LVDS器件開始解串．同時將解串?dāng)?shù)據(jù)直接施加到FPGA引腳，進一步處理分析。圖3為LVDS接收電路。

3．2 速度匹配
    由于LVDS傳輸?shù)男盘柺菙?shù)據(jù)采集系統(tǒng)所采集的數(shù)據(jù)，該數(shù)據(jù)的傳輸速率只有幾百KB，而LVDS器件的傳輸速度范圍為10～66 MByte／s，采用間歇式傳輸，但在傳輸中斷后，再次傳輸需要500μs的同步時間，所以若LVDS器件采用間歇式傳輸，將丟失500μs的數(shù)據(jù)，故不能采用該種傳輸方式。
    串行器DS92LV1023和解串器DS92LV1224有10個數(shù)據(jù)引腳，數(shù)據(jù)都是8位，一般有2個數(shù)據(jù)引腳不同，但這里則采用這兩個空數(shù)據(jù)引腳：先將采集的數(shù)據(jù)暫存到FPGA的內(nèi)部FIFO中，當(dāng)FIF0中數(shù)據(jù)達到10個字節(jié)以上時，通知FPGA模塊將數(shù)據(jù)和時鐘賦到串行器DS92LVl023的引腳傳輸數(shù)據(jù)，同時FPGA向串行器DS92LV1023的第Data8位賦值為“0”；當(dāng)所采集的數(shù)據(jù)傳輸完成后，增加一些其他數(shù)據(jù)，使LVDS持續(xù)傳輸，與此同時，F(xiàn)PGA將串行器DS92LV1023的第Data8位賦值為“l(fā)”。
    數(shù)據(jù)接收端上傳至計算機的速度匹配。USB模塊向計算機上傳數(shù)據(jù)也采用間歇式傳輸方式，即USB模塊每傳輸512個字節(jié)，需停止幾個μs。所以可利用FPGA的一個內(nèi)部FIFO，先將數(shù)據(jù)暫存到內(nèi)部FIFO中，等到FIFO中數(shù)據(jù)達到512個字節(jié)后通知USB模塊讀取數(shù)據(jù)，然后返回到計算機。
    通過FPGA控制解串器DS92LVl224的PWRDN、REN、RCLK、RCLK_R／F及REFCLK引腳使LVDS器件開始解串，由于解串器DS92LV1224解串的數(shù)據(jù)分為采集的真正數(shù)據(jù)和用戶添加的數(shù)據(jù)。所以，要先過濾掉添加的數(shù)據(jù)，再通過FPGA判斷DS92LVl224的Data8位，如果Data8為“0”，則將數(shù)據(jù)存到FPGA的FIFO中，其部分程序代碼如下：

4 實驗結(jié)果
    圖4是該系統(tǒng)模擬某型號彈上采編器采集自加計數(shù)器數(shù)據(jù)，經(jīng)300 m傳輸距離后得到的部分?jǐn)?shù)據(jù)，數(shù)據(jù)準(zhǔn)確無誤。

5 結(jié)論
    介紹一種基于LVDS總線的高速數(shù)據(jù)傳輸系統(tǒng)的設(shè)計方案舊，詳細(xì)描述了FPGA對LVDS器件工作狀態(tài)和FPGA與單片機相互之間的工作。該系統(tǒng)設(shè)計已投入應(yīng)用，其性能可靠、穩(wěn)定，適用性強。