在過去幾年中，具有高清晰度視頻顯示器的一些產品大幅度增加。高清晰度視頻顯示器被集成在這些產品的內部，或者放在產品的外面。原始設備制造商正在期望能夠利用標準的平板顯示器及接口技術來降低產品的成本，并提供長期的解決方案。設計界面對著這種挑戰(zhàn)，并繼續(xù)實施低成本平板顯示器驅動器，在接口的后端中提供專用化和增值的功能。

在消費市場上，平板顯示技術的增長有助于統(tǒng)一接口選擇和降低成本。盡管首個高清晰度顯示器使用了模擬分量視頻接口(YCrCb)，數字技術，諸如數字視頻接口(DVI)和高清晰度多媒體接口(HDMI)已經取代了大多數模擬接口。庭影院市場爆炸式的增長需要更新DVI標準。然而，需要一個龐大連接器的DVI接口限制了對數字版權管理(DRM)的支持，且缺少對單聲道或多聲道音頻的支持。為滿足演變的HDMI標準要求，它使用相同的如DVI這樣的基本信號傳輸，支持較小的連接器，以及更大帶寬(1080p分辨率)、DRM和8個通道的多格式音頻。

基于在平板領域中占主導地位的DVI和HDMI協(xié)議，原始設備制造商正在越來越多地追求他們自己的集成一種或兩種技術的產品開發(fā)。

DVI 和 HDMI標準

HDMI規(guī)范可以傳輸和接收未壓縮的數字流的音頻/視頻標準。它可以將視頻和多聲道音頻組合至單一的數字連接，節(jié)省了多條線路連接及相關成本。對于沒有音頻要求的1080i分辨率顯示，HDMI信號傳輸與DVI是向下兼容的。

DVI和HDMI是基于稱為最小化傳輸差分信號(T M D S)的信號傳輸技術 。 T M D S也有類似CML的物理信號傳輸電平(電流模式邏輯)。圖1給出了簡化的HDMI鏈路框圖。

圖1：簡化的HDMI鏈路框圖。

HDMI接口是一種帶有三個T M D S通道的屏蔽電纜。默認配置是RGB ，每個通道傳送一種顏色。與DVI不同， HDMI支持亮度及色度的分量(YCbCr 4:4:4和4:2:2)，并通過3個T M D S鏈路，支持多達8個音頻通道。分開的對線以1/10X T M D S比特率傳送一個同步時鐘，另外的線提供了一個低速的顯示特性，支持從顯示器到源端的通信(EDID)。另外，HDMI還集成了輔助控制功能，如熱插拔檢測和針對EDID接口的電源和地。HDMI共有29個連接。接收器恢復信號的功能限制了電纜的長度。

為保證接收器能恢復信號，對內偏移不應超過在HDMI規(guī)范中所定義的值。在HDMI 1.3中，接收連接器對內偏移的最大容許值為等于0.2Tcharacter+1.78ns，其中Tcharacter表示傳輸(10xTbit)一個字符的時間。例如，對于1Gbps的速率，Tcharacter=10ns，最大偏差是3.78ns。

HDMI鏈路有三種工作周期：視頻數據周期、數據隔離周期和控制周期。它在視頻數據周期傳送有效的視頻，在數據隔離周期傳輸音頻和輔助數據，傳輸時使用了一系列的數據包。在任何視頻或數據周期之間，需要有控制周期。每個視頻數據周期開始時，有一個緊隨護帶的前同步信號，針對從控制周期到視頻周期的過渡，提供了非常穩(wěn)定的指示。前同步是8個連續(xù)的預定義字符(10'b1101010100 ， 10'b0010101011 ， 10'b0101010100 ，和10'b1010101011)，護帶是針對每個通道的2個連續(xù)的獨特字符(通道1 ： 10b1011001100 ;通道2 ： 10b0100110011 ;通道3 ： 10b1011001100)。

圖2：HDMI接收器使用前同步信號和一個護帶來同步輸入的數據。

使用DVI/HDMI實現系統(tǒng)

DVI和HDMI的發(fā)送和接收接口通常用ASSP來實現。本文提出了一種采用FPGA的替代解決方案。采用FPGA實現DVI/HDMI接口具有以下優(yōu)點：

(1)FPGA技術使得設計人員可以將ASSP串行/解串器(SERDES)與后端定制的特殊設計功能集成在一起，以節(jié)省電路板面積。

(2)通過盡可能少地使用元器件、降低成本和功耗來增加設計的可靠性。

(3)讓設計者利用最新的技術，受益于先進的工藝技術。該標準在1999年批準后不久，開發(fā)了大量的離散DVI接口器件。由于這種制造技術是成熟的(主要是0.18微米)，因此更加昂貴。

(4) FPGA擁有寬的溫度選擇范圍，具有針對工業(yè)和汽車的產品，而大多數離散的DVI和HDMI接口器件是專為消費市場而設計，往往只能在商業(yè)溫度范圍內工作。因此，對于在工業(yè)和汽車應用方面的嵌入式設計，這可能會是一個問題。

(5)FPGA設計是可移植的，使人們關注的產品使用壽命得到最大限度延長。大多數DVI器件是針對基于PC的應用，通常這些接口適合進一步集成至其他的ASSP。這種情況發(fā)生時，這些分立器件或許不再可用，因為制造商可能只愿意為個人電腦市場提供服務。

所有這些因素使得FPGA解決方案更具有吸引力，而且這也是最前沿的技術。FPGA已被證明是一種有效的解決方案，它能夠集成多種功能、縮短產品的上市時間并降低總的成本。此外，FPGA通常有很寬的溫度范圍，并有很長的產品生命周期。

針對ECP2M和ECP3器件系列，萊迪思(Lattice)半導體公司最近推出了DVI/HDMI接口的參考設計。萊迪思半導體公司的ECP2M和ECP3系列是集成了SERDES的低功耗、低成本FPGA，擁有很寬的溫度范圍。這些器件具有高達16個通道的SERDES，可處理250Mbps～3.125Gbs的數據速率，且無過采樣情況。DVI/HDMI是ECP2M和ECP3系列支持的模式之一，能夠實現這個設計是因為萊迪思已對T M D S信號傳輸構建了一個獨特的接口。在DVI/HDMI電纜中， T M D S信號是有一個外部時鐘的源同步信號。萊迪思已開發(fā)出一種技術，利用ECP2M或ECP3中內置的SERDES恢復并產生針對T M D S的合適的數據和格式。這種實現是可能的，因為內置的SERDES有250Mb/s到3.2Gbp/s的寬動態(tài)范圍。

萊迪思的DVI/HDMI參考設計集成了發(fā)送和接收功能，使得用單芯片解決方案能夠實現一些有趣的應用程序。例如，可以針對設計使用傳輸方向，從原來的7:1 LVDS顯示驅動器轉換至DVI。在接收端，用接收到的HDMI數據實現一個HDMI擴展器，然后將它格式化并通過另一種接口(如光纖或CAT5)送出。另一種應用是HD-SDI到DVI的轉換，或反之亦然。針對圖形疊加、畫中畫和分屏應用，HDCP協(xié)議的許可證可以進一步處理和管理音頻和視頻數據流。

基于ECP2M的接收功能實現

DVI/HDMI參考設計有發(fā)送和接收功能。在接收端，ECP2M利用內置模塊SERDES恢復T M D S信號，通過SERDES內的時鐘和數據恢復(CDR)電路完成這個處理。CDR電路將每個串行的T M D S通道轉換至10位，并將具有同步時鐘的數據傳送至FPGA接口，然后在FPGA中進行數據處理達到同步。這要求有三個級別的同步，分別是在本文中稱為“字節(jié)對齊”的10位同步、通道調整、多通道對齊。文章的后面討論這些步驟。接下來是自動檢測正在運行的數據流的分辨率(480p、720p、1080p或1080i)，并調整物理編碼子層(PCS)參數。當在這些分辨率之間動態(tài)切換時，應保證優(yōu)化運行。針對發(fā)送端，沒有必要進行字節(jié)和通道對齊。10位模式的PCS是用來使數據串行化，并與液晶顯示屏通信。

ECP2M/ECP3的CML SERDES輸入(見圖3的接收信號流)收到T M D S三個通道的信號(0、1，和2)數據。由于DVI/HDMI的信號不采用標準的8B/10B編碼，SERDES后面的PCS設置成10位模式(旁路)。T M D S信號傳輸使用對本協(xié)議唯一的四個對齊的字符(不同于8B/10B方式)。串行器與SERDES的CDR傳遞10位的原始數據，FPGA進行字節(jié)對齊。DVI/HDMI鏈路連接能以多個不同的頻率發(fā)送數據，自動檢測邏輯被用來檢測正在傳送的是哪種分辨率，并配置PCS以便在SERDES鎖相環(huán)中實現鎖定。

圖3：HDMI/DVI鏈路的原理框圖。

接收同步

一旦10位數據在FGPA中，執(zhí)行上述定義的三個步驟(字節(jié)對齊、通道對齊、多通道對齊)是必須的 。字節(jié)對齊：設計確定在數據流的哪里是10位數據字節(jié)的開始和結束。在FPGA結構中使用有限狀態(tài)機(FSM)來完成這一任務。把數據流的第一個和第二個10位組合在一起，形成一個20位的總線；然后分解至9位、10位總線。在這一階段，數據與對齊的字符進行比較，當字符順序發(fā)生了8次(稱為單通道對齊)，同步信號有效。狀態(tài)圖如圖4所示。

圖4：接收同步的狀態(tài)圖。

同步檢測之后，對齊數據的字節(jié)寫入FIFO。當所有三個通道都完成了“通道對齊”，就可以寫入FIFO，至此通道對齊的任務就結束了。在這一階段， FPGA將等待直到FIFO處于半滿狀態(tài)，并在同一時間(多通道對齊)對三個FIFO進行讀操作 。這將保證三個通道對齊，并同步。

基于ECP2M的發(fā)送功能實現

ECP2M傳送鎖相環(huán)有最佳的操作范圍，預定義的范圍為：Low、MedLow、 Med、MedHigh 和 High。通過SCI總線，所有這些范圍在ECP2M中都是動態(tài)配置的。因為有各種各樣的顯示分辨率，針對理想的輸出率，DVI/HDMI參考設計必須有SERDES組。例如，如果要求一個720p的HDMI顯示，即742.5Mbps，SERDES PCS必須設置在適當的范圍(MedLow)。顯示的數據是放置在一個由DVI/HDMI參考設計定義的FIFO中。同步從三個T M D S的每個通道中讀取數據，然后將FIFO的數據移至PCS，再用SERDES進行傳輸。PCS設置成10位模式，串行輸出FIFO的數據。在這一階段，采用合適的時鐘，數據將被轉換為新的T M D S 流，使接收器恢復信號，如果配上顯示器，就會出現圖像。具體原理見圖5。

圖5：DVI/HDM傳輸原理圖。

系統(tǒng)演示和驗證

這個DVI/HDMI參考設計是經過檢驗和驗證的，并遵守相關規(guī)范。萊迪思已經實現了DVI環(huán)回演示，展示了設計的功能?？捎肊CP2M50E-SEV SERDES評估板和其它硬件來進行演示，萊迪思半導體公司提供評估板和其他硬件。除了電路板之外，系統(tǒng)演示還需要DVI至SMA的接口卡、各種DVI和SMA電纜、一個DVI源和監(jiān)視器。整個演示和測試設置如圖6所示。

圖6：DVI/HDMI參考設計的演示和測試設置。

通過DVI至DVI或HDMI到DVI電纜，從筆記本電腦的接口得到DVI/HDMI數據流。DVI至SMA接口卡將轉換為DVI連接器至SMA，可通過SMA電纜與評估板相連接。一旦信號到達FPGA，將進行處理并環(huán)回至TX SERDES通道。然后，通過SMA電纜傳輸數據送回到電路板上的SMA至DVI適配器，并最終在顯示器上進行比較。ECP2M集成了用來接收和發(fā)送三個DVI T M D S數據流的代碼。在FPGA內完成字節(jié)對齊和同步邏輯，并將數據存入FIFO。在傳輸方向，ECP2M從FIFO中取得數據，以10位的模式直接傳送至SERDES。該設計確?？稍贔IFO中三個DVI/HDMI通道完全對齊。

利用內置的SERDES和可以從萊迪思半導體公司得到的參考設計，ECP2M可以成功地實現接收和/或傳送DVI/HDMI接口功能。通過使用FPGA技術和參考設計，設計人員能夠很快地實現設計的其余部分，并無縫地連接到一個DVI/ HDMI接口，以滿足他們自己的特殊要求。