在通信系統(tǒng)中糾錯碼被用來提高信道傳輸?shù)目煽啃院凸β世寐?，低密度奇偶校驗碼LDPC(Low Density Parity Check code)是目前性能最好的糾錯碼，最初由GaUager提出，但當時并沒有引起足夠的重視。直到Turbo碼提出后，人們在研究Turbo碼的迭代解碼時，發(fā)現(xiàn)二者具有相同的特性，即約束隨機碼集合和迭代解碼算法，這導致了隨后LD-PC碼的復出。1996年，Mackay和Neal隨機構造出的LDPC碼，當碼長很長時其性能超過Turbo碼，并在實現(xiàn)上更有優(yōu)勢，從而激起編碼界對LDPC碼的研究熱情，成為當今信道編碼領域最令人矚目的研究熱點之一。LDPC碼出色的糾錯性能以及可以并行解碼的特點特別是其簡單實用性使其成為下一代通信糾錯編碼的首選。因此，這里介紹一種基于FPGA的LDPC編碼設計。

1 LDPC碼
    LDPC碼是一種線性分組碼，其校驗矩陣是稀疏矩陣，因為相應的校驗矩陣中包含絕大多數(shù)的0而僅有極少數(shù)的1而得名。一個(n，k)二進制LDPC碼可以用一個非常稀疏的奇偶校驗矩陣H來表示。其中，H是一個mxn的矩陣，n表示編碼比特長度，m表示校驗比特長度，k=n-m是信息比特長度。與校驗矩陣H相對應的是一個生成矩陣G，生成矩陣將要發(fā)送的信息s={sl，s2，…，sm}轉換成被傳輸?shù)拇a子c={c1，c2，…，cn}，n>m。對于任何一個合法的碼字c，都有校驗方程HcT=0。

2 RU編碼算法
    LDPC碼屬于線性分組碼。信號通過LDPC編碼后的碼字符合公式：
   
式中，c為碼字，H為校驗矩陣。
    直接的編碼方案：1)高斯消元，將校驗矩陣H化為下三角形式：2)將c分為信息比特和校驗比特2部分，如x=(s，p)，其中s為已知信息比特向量，p為待求校驗信息比特向量；3)利用前向迭代方法解方程HcT=O，得到p。由于高斯消元后的矩陣不再具有稀疏性，因此這種編碼方法的硬件實現(xiàn)方案，其復雜度是與碼長的平方成正比。為了降低復雜度，Richardson和Urbanke充分利用校驗矩陣的稀疏性，將LDPC碼的編碼復雜度降到與碼長n成線性關系，即RU算法。
    RU算法包括兩個階段：預處理階段和信號編碼階段。通過預處理將校驗矩陣日變?yōu)橐粋€近似下三角的矩陣，由于這種變換僅僅通過行置換來實現(xiàn)，所以矩陣的稀疏特性被保留。如圖1所示，在校驗矩陣H的近似下三角形式中，分塊矩陣A、B、C和c都保持了稀疏性，D為密集矩陣，T為稀疏的下三角矩陣。當g很小時，即矩陣D很小時，可以大大降低編碼運算復雜度。為減少運算量應在設計H矩陣時使g越小越好。
    實際編碼由矩陣相乘、前向迭代和向量相加操作組成。對于給定的一個校驗矩陣，預處理編碼預處理過程和矩陣的計算只需要做一次，所以可先用軟件完成，實際編碼在硬件上完成。RU編碼算法中可以進行部分并行運算，使得吞吐率最大化。通過有效的矩陣存儲，降低存儲單元的消耗量。
2．1 編碼器設計

    預處理包括2步：三角化和秩校驗。三角化通過行列置換處理將校驗矩陣轉化成圖1所示的形式，則：
   
式中，A為(m-g)×(n-m)，B為(m-g)×g，T為(m-g)×(m-g)，C為gx(n-m)，D為gxg，E為gx(m-g)。除D外，其他全是稀疏矩陣，且T為對角線上全為l的下三角矩陣。
    設c：[sp1 p2]，其中s為系統(tǒng)信息部分，p1和p2共同組成校驗信息部分，p1長為g，p2長為(m-g)。HcT=0左乘得到
    
    定義F=-ET-1 B+D，并且假定F是非奇的，由式(3)可得到p1和p2的求解式分別為
    
    在式(4)求解p1的過程中，要求矩陣F可逆，因此F必須為非奇異的，即可逆。因此實際編碼前必須進行秩校驗。為得到F，對原始H矩陣進行高斯消元得到式(6)的形式：
    
    如果F為奇異的，則將F中的列與其最左邊的列進行交換，直到F非奇異為止。
    編碼復雜度主要由g×g維矩陣F-1與向量(-ET-1 A+C)sT相乘決定。RU算法在g很小時，即g2<<n時，編碼復雜度與碼長n成線性關系。因此，為了進行有效編碼，預處理要使得g應盡量的小。
2．2 編碼器硬件結構
    基于RU算法的LDPC編碼實現(xiàn)過程主要是計算p1、p2的過程。設計編碼器時，為了提高編碼速度，將可以同時計算的步驟作并行處理，得到編碼器的硬件結構如圖2所示。

    圖2中，A、B、C、E分別代表圖1中相應的矩陣，其中，F(xiàn)=-ET-1 B+D。從圖2可知LDPC編碼器主要由矩陣向量相乘(MVM)、前向迭代(FS)、向量相加(VA)和向量合成器(CWG)等運算單元以及存儲各個矩陣相關信息的存儲器組成。因為前向迭代運算基本上是矩陣與向量的乘法計算，所以矩陣向量乘法是LDPC編碼過程最核心的單元。

3 矩陣向量乘法器(MVM)的實現(xiàn)
    矩陣與矩陣的乘法運算以及前向迭代運算實質上都是矩陣與向量的乘法。下面說明矩陣向量乘法器硬件實現(xiàn)。

    對于LDPC編碼器，如何有效存儲各個矩陣的信息是降低復雜度的關鍵。本文采用存儲矩陣中元素‘1’在行中的位置以及對應行行重，如表1所示。例如矩陣X第3行的“1”元素，在行中的位置分別為“0”、“4”，該行的行重為2。由于LDPC編碼過程中使用的矩陣大多是稀疏矩陣，所以采用該矩陣存儲方案能比較有效地利用存儲的空間并有利于矩陣與向量乘法的快速實現(xiàn)。
    
    矩陣X每行中“1”的位置可看作選擇向量s相應元素的地址索引，將選擇的所有元素相加作和，即完成X中某行與向量的運算。由于涉及的運算都是二進制加法，相加作和操作可簡化如下：根據(jù)矩陣每行“1”的位置選擇向量s的元素。統(tǒng)計被選擇的元素中“1”的個數(shù)，若結果為奇數(shù)則說明相加的結果為“l(fā)”，否則說明相加的結果為“0”。判斷結果為奇數(shù)或者偶數(shù)可由其二進制形式的末位是“1”或者“0”得到。通過設置2個計數(shù)器分別計算各行行重和選擇的向量s相應位置的元素中“1”的個數(shù)，即可實現(xiàn)乘法單元的運算。矩陣向量乘法器的硬件結構如圖3所示。

    從圖3可知矩陣向量乘法器包括1)調度單元，產生各模塊單元的使能信號；2)緩存單元，對輸入信息序列進行緩存處理；3)存儲器控制單元，產生存儲器的地址信號；4)“1”位置存儲器，存儲矩陣各行“1”的位置；5)行重存儲器，存儲矩陣相應各行行重；6)乘法單元，進行向量乘法運算，最后輸出碼字。

4 結果驗證
    矩陣向量乘法器仿真結果驗證在Qum-tusⅡ環(huán)境下，實現(xiàn)output=XsT，得到如圖4所示的仿真時序圖。圖4中“en”是使能信號，“cloc-k”是時鐘信號，addr_nun、adds_t分別為2個存儲器的地址信號，info_seq是輸入信息信號，rece是信息信號經(jīng)過緩存后的輸出信號，num_t是“1”在各行的位置信息，rOW_t是相應各行的行重，output是矩陣與向量相乘的結果。

    由圖4可知，output=[1 1 1]，信號輸出有一個時鐘周期的延時，仿真結果正確。

5 結束語
    用本文描述的方法，在1片Stratix系列的FPGAEPIS25F67217中，實現(xiàn)了最大碼長為4 096的靈活編碼方案，編碼器占用約lO％的邏輯單元，約13％的存儲單元，綜合后時鐘頻率達到166 MHz，數(shù)據(jù)吞吐率達到48．33 Mb／s。該編碼器結構是一種通用的設計方案，可以靈活地應用于各種不同類型的LDPC編碼中，并可有效地分配存儲器單元和最大可能地實現(xiàn)運算過程中的并行處理，但由于其采用通用的編碼算法，實現(xiàn)的復雜度高于某些特殊結構的LDPC編碼器，比如準循環(huán)LDPC碼。另外通過優(yōu)化時序和編碼結構，可以進一步提高本文編碼器的編碼速度。