異步通信的一幀傳輸經(jīng)歷以下步驟：
    (1)無(wú)傳輸。發(fā)送方連續(xù)發(fā)送信號(hào)，處于信息“1”狀態(tài)。
    (2)起始傳輸。發(fā)送方在任何時(shí)刻將傳號(hào)變成空號(hào)，即“1”跳變到“O”，并持續(xù)1位時(shí)間表明發(fā)送方開(kāi)始傳輸數(shù)據(jù)。而同時(shí)，接收方收到空號(hào)后，開(kāi)始與發(fā)送方同步，并期望收到隨后的數(shù)據(jù)。
    (3)奇偶傳輸。數(shù)據(jù)傳輸之后是可供選擇的奇偶位發(fā)送或接收。
    (4)停止傳輸。最后是發(fā)送或接收的停止位，其狀態(tài)恒為“1”。
    發(fā)送或接收一個(gè)完整的字節(jié)信息，首先是一個(gè)作為起始位的邏輯“0”位，接著是8個(gè)數(shù)據(jù)位，然后是停止位邏輯“1”位，數(shù)據(jù)線空閑時(shí)為高或“1”狀態(tài)。起始位和停止位的作用是使接收器能把局部時(shí)鐘與每個(gè)新開(kāi)始接收的字符再同步。異步通信沒(méi)有可參照的時(shí)鐘信號(hào)，發(fā)送器可以隨時(shí)發(fā)送數(shù)據(jù)，任何時(shí)刻串行數(shù)據(jù)到來(lái)時(shí)，接收器必須準(zhǔn)確地發(fā)現(xiàn)起始位下降沿的出現(xiàn)時(shí)間，從而正確采樣數(shù)據(jù)。
    設(shè)計(jì)時(shí)可參考由專用芯片實(shí)現(xiàn)的UART的功能并進(jìn)行一定精簡(jiǎn)，如可以用FPGA的片內(nèi)RAM替代UART的FIFO，不用單獨(dú)在UART模塊中實(shí)現(xiàn)。設(shè)計(jì)的基本原則是保留最主要的功能，基于FPGA的UART系統(tǒng)由波特率時(shí)鐘發(fā)生器、接收器和發(fā)送器3個(gè)子模塊組成，如圖2所示。

1．2 接收器設(shè)計(jì)
    比較而言，UART發(fā)送器的設(shè)計(jì)相對(duì)容易，只要每隔一個(gè)發(fā)送周期并按照數(shù)據(jù)幀格式輸出數(shù)據(jù)即可，本文將對(duì)接收器的設(shè)計(jì)和實(shí)現(xiàn)做詳細(xì)說(shuō)明，發(fā)送器的設(shè)計(jì)方法基本相同。
    接收器的工作過(guò)程如下，在接收數(shù)據(jù)寄存器被讀出一幀數(shù)據(jù)或系統(tǒng)開(kāi)始工作以后，接收進(jìn)程被啟動(dòng)。接收進(jìn)程啟動(dòng)之后，檢測(cè)起始位，檢測(cè)到有效起始位后，以約定波特率的時(shí)鐘開(kāi)始接收數(shù)據(jù)，根據(jù)數(shù)據(jù)位數(shù)的約定，計(jì)數(shù)器統(tǒng)計(jì)接收位數(shù)。一幀數(shù)據(jù)接收完畢之后，如果使用了奇偶校驗(yàn)，則檢測(cè)校驗(yàn)位，如無(wú)誤則接收停止位。停止位接收完畢后，將接收數(shù)據(jù)轉(zhuǎn)存到數(shù)據(jù)寄存器中。
    為確保接收器可靠工作，在接收端開(kāi)始接收數(shù)據(jù)位之前，處于搜索狀態(tài)，這時(shí)接收端以16倍波特率的速率讀取線路狀態(tài)，檢測(cè)線路上出現(xiàn)低電平的時(shí)刻。因?yàn)楫惒絺鬏數(shù)奶攸c(diǎn)是以起始位為基準(zhǔn)同步的。然而，通信線上的噪音也極有可能使傳號(hào)“1”跳變到空號(hào)“0”。所以接收器以16倍的波特率對(duì)這種跳變進(jìn)行檢測(cè)，直至在連續(xù)8個(gè)接收時(shí)鐘以后采樣值仍然是低電平，才認(rèn)為是一個(gè)真正的起始位，而不是噪音引起的，其中若有一次采樣得到的為高電平則認(rèn)為起始信號(hào)無(wú)效，返回初始狀態(tài)重新等待起始信號(hào)的到來(lái)。找到起始位以后，就開(kāi)始接收數(shù)據(jù)，最可靠的接收應(yīng)該是接收時(shí)鐘的出現(xiàn)時(shí)刻正好對(duì)著數(shù)據(jù)位的中央。由于在起始位檢測(cè)時(shí)，已使時(shí)鐘對(duì)準(zhǔn)了位中央，用16倍波特率的時(shí)鐘作為接收時(shí)鐘，就是為了確保在位寬的中心時(shí)間對(duì)接收的位序列進(jìn)行可靠采樣，當(dāng)采樣計(jì)數(shù)器計(jì)數(shù)結(jié)束后所有數(shù)據(jù)位都已經(jīng)輸入完成。最后對(duì)停止位的高電平進(jìn)行檢測(cè)，若正確檢測(cè)到高電平，說(shuō)明本幀的各位正確接收完畢，將數(shù)據(jù)轉(zhuǎn)存到數(shù)據(jù)寄存器中，否則出錯(cuò)。

    采用有限狀態(tài)機(jī)模型可以更清晰明確地描述接收器的功能，便于代碼實(shí)現(xiàn)。接收器的狀態(tài)轉(zhuǎn)換圖如圖3所示，為突出主要過(guò)程，圖中省略了奇偶校驗(yàn)的情況。接收器狀態(tài)機(jī)由5個(gè)工作狀態(tài)組成，分別是空閑狀態(tài)、起始位確認(rèn)、采樣數(shù)據(jù)位、停止位確認(rèn)和數(shù)據(jù)正確，觸發(fā)狀態(tài)轉(zhuǎn)換的事件和在各個(gè)狀態(tài)執(zhí)行的動(dòng)作見(jiàn)圖中的文字說(shuō)明。
    在狀態(tài)機(jī)模型的基礎(chǔ)上，使用VHDL來(lái)描述接收器功能，其主要代碼如下：

    實(shí)現(xiàn)用16倍波特率時(shí)鐘確定起始位的具體方法是設(shè)計(jì)兩個(gè)輸入數(shù)據(jù)位寄存器rxd1和rxd2，使用語(yǔ)句“rxd1<=rxd；rxd2<=rxd1；”接收數(shù)據(jù)并進(jìn)行判斷。當(dāng)檢測(cè)到rxdl=O并且rxd2=1時(shí)可以確定下降沿發(fā)生，連續(xù)7個(gè)時(shí)鐘rxd2=0即確定檢測(cè)到起始位，之后為了確保在數(shù)據(jù)位中央接收數(shù)據(jù)，同樣用16倍波特率時(shí)鐘對(duì)數(shù)據(jù)位進(jìn)行采樣。接收數(shù)據(jù)的方法是設(shè)計(jì)一個(gè)寄存器rxd_buf(7 downto 0)，用語(yǔ)句“rxd_buf(7)<=rxd2；rxd_buf(6 DOWNTO 0)<=rxd_buf(7 DOWNTO 1)；”實(shí)現(xiàn)移位寄存器右移操作，執(zhí)行8次后接收到一個(gè)完整數(shù)據(jù)。
1．3 波特率發(fā)生器設(shè)計(jì)
    波特率發(fā)生器實(shí)質(zhì)是設(shè)計(jì)一個(gè)分頻器，用于產(chǎn)生和RS 232通信同步的時(shí)鐘。在系統(tǒng)中用一個(gè)計(jì)數(shù)器來(lái)完成這個(gè)功能，分頻系數(shù)N決定了波特率的數(shù)值。該計(jì)數(shù)器一般工作在一個(gè)頻率較高的系統(tǒng)時(shí)鐘下，當(dāng)計(jì)數(shù)到N／2時(shí)將輸出置為高電平，再計(jì)數(shù)到N／2的數(shù)值后將輸出置為低電平，如此反復(fù)即可得到占空比50％的波特率時(shí)鐘，具體的波特率依賴于所使用的系統(tǒng)時(shí)鐘頻率和N的大小。如系統(tǒng)時(shí)鐘頻率是40 MHz，要求波特率是9 600，則16倍波特率時(shí)鐘的周期約等于260個(gè)系統(tǒng)時(shí)鐘周期，則計(jì)數(shù)器取260／2=130時(shí)，當(dāng)計(jì)數(shù)溢出時(shí)輸出電平取反就可以得到16倍約定波特率的時(shí)鐘。
    使用VHDL來(lái)描述波特率發(fā)生器的完整代碼如下：
   

2 數(shù)據(jù)傳輸測(cè)試
    隨著邏輯設(shè)計(jì)復(fù)雜性的不斷增加，僅依賴于軟件方式的仿真測(cè)試來(lái)了解系統(tǒng)的硬件功能有很多的局限性，應(yīng)用QuartusⅡ集成開(kāi)發(fā)環(huán)境中提供的SignalTapⅡ嵌入式邏輯分析儀，可以將測(cè)試信息隨設(shè)計(jì)文件下載于目標(biāo)芯片中，用以捕獲目標(biāo)芯片內(nèi)部系統(tǒng)信號(hào)節(jié)點(diǎn)處的信息或總線上的數(shù)據(jù)流，而又不影響原硬件系統(tǒng)的正常工作。測(cè)試信息通過(guò)器件的JTAG端口傳出，并送入計(jì)算機(jī)進(jìn)行顯示和分析，這是一種高效的硬件測(cè)試手段，并很好地結(jié)合了傳統(tǒng)的系統(tǒng)測(cè)試方法。
    本設(shè)計(jì)在Altera Cyclone系列的EPlC6Q240C8芯片上進(jìn)行了驗(yàn)證，使用QuarltusⅡ軟件將編譯好的．pof格式文件以AS模式下載到配置芯片EPCS1中。在計(jì)算機(jī)端運(yùn)行串口調(diào)試助手軟件，將數(shù)據(jù)從計(jì)算機(jī)送出，并利用FPGA上的UART模塊進(jìn)行接收，將發(fā)送數(shù)據(jù)與SignalTapⅡ獲取的波形進(jìn)行對(duì)比，經(jīng)多次測(cè)試表明收發(fā)數(shù)據(jù)完全相同。

    以其中一次的測(cè)試為例進(jìn)行說(shuō)明，從PC上輸入ASCII碼的“6”，設(shè)定波特率發(fā)生器時(shí)鐘作為SignalTapⅡ的采樣時(shí)鐘，采樣波形如圖4所示，其中“recstart”表示開(kāi)始接收數(shù)據(jù)幀標(biāo)志；“divl6”表示16倍波特率時(shí)鐘；“cnt_rxd”表示數(shù)據(jù)位采樣計(jì)數(shù)器，一次完整的采樣計(jì)數(shù)從Oh～9h共10次采樣(1個(gè)起始位，8個(gè)數(shù)據(jù)位，1個(gè)停止位)；“rxd”表示串口的接收端；“rxd_buf”表示移位寄存器，當(dāng)數(shù)據(jù)停止位確認(rèn)后，移位寄存器輸出收到的數(shù)據(jù)“36h”，表明了該UART工作穩(wěn)定可靠。
    應(yīng)特別注意的是當(dāng)利用SignalTapⅡ進(jìn)行測(cè)試工作結(jié)束后，在生成最終產(chǎn)品前，應(yīng)將SignalTapⅡ從芯片中除去，以免占用額外的資源，然后再重新編譯下載。全程編譯后報(bào)告消耗邏輯單元142個(gè)，只占芯片總資源的2％，沒(méi)有占用芯片的存儲(chǔ)單元和PLL單元，對(duì)于一個(gè)中大規(guī)模的FPGA芯片而言這是非常少的資源消耗。

3 結(jié)語(yǔ)
    基于FPGA設(shè)計(jì)和實(shí)現(xiàn)UART，可以用片上很少的邏輯單元實(shí)現(xiàn)UART的基本功能。與傳統(tǒng)設(shè)計(jì)相比，能有效減少系統(tǒng)的PCB面積，降低系統(tǒng)的功耗，提高設(shè)計(jì)的穩(wěn)定性和可靠性，并可方便地進(jìn)行系統(tǒng)升級(jí)和移植。
    本設(shè)計(jì)具有較大的靈活性，通過(guò)調(diào)整波特率發(fā)生器的分頻參數(shù)，就可以使其工作在不同的頻率。采用16倍波特率的采樣時(shí)鐘，可以實(shí)時(shí)有效探測(cè)數(shù)據(jù)的起始位，并可對(duì)數(shù)據(jù)位進(jìn)行“對(duì)準(zhǔn)”中央采樣，保證了所采樣數(shù)據(jù)的正確性。該模塊可以作為一個(gè)完整的IP核移植進(jìn)各種FPGA中，在實(shí)際應(yīng)用時(shí)可嵌入到其他系統(tǒng)中，很容易實(shí)現(xiàn)和遠(yuǎn)端上位機(jī)的異步通信。