D/A 轉(zhuǎn)換器作為連接數(shù)字系統(tǒng)與模擬系統(tǒng)的橋梁，不僅要求快速、靈敏，而且線性誤差、信噪比和增益誤差等也要滿足系統(tǒng)的要求[1]。因此，研究DAC 芯片的測試方法，對高速、高分辨率DAC 芯片的研發(fā)具有十分重要的意義。

　　目前，波形測量和分析協(xié)會已提出了DAC 測試的技術(shù)標(biāo)準IEEE Std.1057，里面的術(shù)語和測試方法為DAC 測試提供了更多的參考。傳統(tǒng)的標(biāo)準測試只適于信號發(fā)生器、示波器等測試儀器，但是測試精度不高；大規(guī)模芯片測試時則使用自動測試設(shè)備（ATE），但是成本很高；最近提出的DAC 的測試方法，比如結(jié)合V777 數(shù)字測試系統(tǒng)可以進行DAC 測試，應(yīng)用模擬濾波器進行音頻DAC 測試，利用數(shù)?；旌闲盘枩y試系統(tǒng)Quartet 對高速DAC 進行測試，等等[5]，這些方法在通用性、精確度和成本方面無法同時滿足。為了達到上述要求，提出了基于FPGA 的高性能DAC 芯片回路測試法。

　　1 DAC 主要技術(shù)參數(shù)

　　DAC 的主要技術(shù)參數(shù)基本上可以分為靜態(tài)特性參數(shù)和動態(tài)特性參數(shù)。DAC 的靜態(tài)特性參數(shù)用來確定其轉(zhuǎn)換的精確度，主要包括失調(diào)誤差（Offset Error）、增益誤差（Gain Error）、積分非線性誤差（INL）以及微分非線性誤差（DNL）等。DAC動態(tài)特性參數(shù)用來確定其交流條件下的性能，主要包括信噪比（SNR）、信號噪聲和失真比（SINAD）、有效位數(shù)（ENOB）、總諧波失真（THD），以及無雜散動態(tài)范圍（SFDR）等。

　　2 測試方案

　　2.1 設(shè)計原理

　　DAC 芯片參數(shù)回路測試法，就是將待測信號形成一個完整的信號回路。首先，使用FPGA 產(chǎn)生待測信號，經(jīng)過DAC芯片后轉(zhuǎn)換成模擬信號，再經(jīng)過濾波、放大電路和ADC 芯片轉(zhuǎn)換成數(shù)字信號，存儲在FPGA 的RAM 里，然后使用QuartusII 軟件Signal tap II 工具取出數(shù)據(jù)，導(dǎo)入Matlab 軟件后，就可以對數(shù)字信號進行分析和計算，從而得到DAC 的技術(shù)參數(shù)[6]。在ADC 采樣之前使用模擬信號接收器，如示波器、頻譜儀等，可與后端測試結(jié)果比較分析。設(shè)計原理如圖1 所示。

　　由于FPGA 使用非常靈活，通過配置不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能，對于不同分辨率和采樣速度的DAC芯片都可以進行參數(shù)測試；濾波和運算放大電路盡可能地降低信號在轉(zhuǎn)換和傳遞過程中的噪聲；數(shù)字信號在分析和計算方面比模擬信號更加準確，保證了測試系統(tǒng)的精確度；相對于其他DAC 測試系統(tǒng)來說，本測試方案使用的元器件比較少，成本比較低。

圖1 設(shè)計原理

　　2.2 硬件實現(xiàn)

　　DAC 使用12 位分辨率、250 Ms/s 采樣速度的DAC 芯片，芯片采用LVDS 差分電路、PTAT 基準源以及4+4+4 電流源陣列等關(guān)鍵技術(shù)設(shè)計，可以滿足高速高分辨率轉(zhuǎn)換電路處理的要求。FPGA 是Altera 公司Cyclone III 系列EP3C25Q240C8 芯片，功耗小，系統(tǒng)綜合能力強，價格較低，包含了24*個邏輯單元、594 Kbit 內(nèi)存空間和4 個鎖相環(huán)，硬件資源完全可以滿足測試的要求[8] 。ADC 是LINEAR 公司的LTC2242-12 芯片，交流特性非常好，降低了測試系統(tǒng)帶來的誤差。運算放大器是ADI 公司的AD8008 芯片，非常好的驅(qū)動特性保證了DAC 芯片輸出信號的質(zhì)量，提高了DAC 的驅(qū)動能力。

　　2.3 軟件設(shè)計

　　軟件代碼采用硬件描述語言Verilog實現(xiàn)。FPGA產(chǎn)生待測信號包括Test（全零、全一等）、Ladder（階梯波）和Sin（正弦波）。其中Test信號用于測試DAC芯片的靜態(tài)特性參數(shù)失調(diào)誤差和增益誤差，Ladder信號用于測試DNL和INL，Sin信號用于測試動態(tài)特性參數(shù)SNR、SINAD、ENOB、THD和SFDR。

　　數(shù)據(jù)分析和計算過程主要通過Matlab 軟件實現(xiàn)。DAC 芯片輸入全零和全一信號，可計算出失調(diào)誤差和增益誤差；使用階梯波信號測試INL 和DNL 時，為了測試精確度，將12位輸入數(shù)據(jù)分成高中低各四個位進行測試。DAC 的動態(tài)特性參數(shù)測試采用快速傅里葉變換的方法，將Signal tap II 工具取出數(shù)據(jù)經(jīng)過FFT 和其他運算，得到SNR、SINAD、ENOB、THD 和SFDR 等動態(tài)特性參數(shù)，它們可以全面地反映DAC 的動態(tài)特性，這里精確到14 階諧波。

　　3 測試結(jié)果

　　Test 信號測試：DAC輸入全一狀態(tài)的輸出電壓為760 mV,輸入全零狀態(tài)的輸出電壓為276 uV，經(jīng)過Matlab 計算，失調(diào)誤差是0.036%，增益誤差是3.63%。

　　Ladder 信號測試：在計算INL 和DNL 時，DAC 輸入高中低各四個位的測試原理相同，以中四位為例來介紹。n=12，i 從24～28 位變化，用1LSB 來表示，測定輸出的15 次（Step）階梯波，轉(zhuǎn)換成電壓值，部分數(shù)據(jù)如表1 所示，每列數(shù)據(jù)分別表示階數(shù)、測試最小值、測試最大值、測試平均值、理想數(shù)值以及考慮小電流影響后最終電壓值。使用Matlab 軟件分析數(shù)據(jù)后得到INL 和DNL 曲線如圖2 和圖3 所示。

表1 15 次階梯波電壓值

圖2 INL 分析曲線

圖3 DNL 分析曲線

　　Sin 信號測試：輸入正弦波頻率25 kHz，AD 采樣率為100 MHz/s，輸出數(shù)字信號經(jīng)過Matlab 分析計算后，測得SNR是58 dB,SINAD 是57.75 dB,SFDR 是62.84 dB,THD 是58.62 dB,ENOB 是9.3 位。時域波形和FFT 變換后14 階諧波的頻譜如圖4 和圖5 所示。

圖4 sin 信號輸出時域波形

圖5 sin 信號輸出頻域波形

　　4 結(jié)語

　　以12 位、250 Ms/s DAC 芯片為例，在FPGA 的基礎(chǔ)上使用回路測試法，測試了其靜態(tài)特性參數(shù)和動態(tài)特性參數(shù)。實驗結(jié)果表明，可以有效地測試DAC 芯片的靜態(tài)特性參數(shù)和動態(tài)特性參數(shù)。同時可以測試不同分辨率和采樣速度的DAC 芯片，測試結(jié)果比普通模擬測試儀器的精度高，測試系統(tǒng)比專用DAC 自動測試設(shè)備成本低。