摘要：根據(jù)多項(xiàng)濾波器組理論和FFT方法提出并實(shí)現(xiàn)50％覆蓋的均勻信道化寬帶數(shù)字接收機(jī)。這種寬帶數(shù)字接收機(jī)把整個(gè)采樣頻帶劃分成若干并行信道輸出，使得信號(hào)全概率截獲，是偵收跳頻、突發(fā)以及自適應(yīng)通信信號(hào)接收機(jī)的理想前端。主要應(yīng)用于軟件無線電的實(shí)現(xiàn)和電子戰(zhàn)中。主要闡述寬帶數(shù)字接收機(jī)信道化原理、軟件仿真和硬件實(shí)現(xiàn)，并為實(shí)際工程需要設(shè)計(jì)了算法、程序和硬件平臺(tái)，實(shí)現(xiàn)了0～100 MHz頻率范圍內(nèi)8信道的數(shù)字信道化。
關(guān)鍵詞：數(shù)字信道化；多相濾波器；FPGA；FFT

0 引言
    在現(xiàn)代電子戰(zhàn)環(huán)境中，信號(hào)一般都具有密集化、復(fù)雜化的特點(diǎn)，而且占用的頻譜越來越寬，從而對(duì)寬帶數(shù)字信道化接收機(jī)準(zhǔn)確接收信號(hào)提出了更高的要求。一般的數(shù)字接收機(jī)在監(jiān)視整個(gè)頻段時(shí)，由于相鄰信道間往往會(huì)存在盲區(qū)，有可能丟失信號(hào)，而改進(jìn)后的無盲區(qū)多相濾波器的信道數(shù)與抽取倍數(shù)不再相等，信道數(shù)和抽取因子之間往往存在倍數(shù)關(guān)系。FPGA以其自身的結(jié)構(gòu)和高速的數(shù)據(jù)處理能力及大量的乘加器、存儲(chǔ)器及邏輯單元，成為一種重要的信號(hào)處理工具，在高速數(shù)字濾波器的設(shè)計(jì)方面更有其明顯的優(yōu)勢(shì)。

1 數(shù)字信道化原理
    x[n]是經(jīng)過A／D轉(zhuǎn)換后的輸入信號(hào)，在這個(gè)數(shù)字接收機(jī)中每個(gè)帶通濾波器都源于一個(gè)原型低通濾波器h0[n]。如果h0[n]是一個(gè)長(zhǎng)度為N的實(shí)系數(shù)因果低通濾波器h0[n]={h[0]，h[1]，…，h[N-1]}。這個(gè)低通濾波器能變換成一系列帶通濾波器，第k個(gè)信道的中心頻率為：
   
    對(duì)一般的數(shù)字接收機(jī)，原型低通濾波器的長(zhǎng)度N大于信道數(shù)K，如果N=KP，則：
   
    數(shù)字信道化處理后，頻率將為原來的1／M，故可以進(jìn)行M倍的抽取。
                
    數(shù)字信道化即由一個(gè)低通和若干帶通濾波器組成的濾波器組，是信道化的根本，但如果A／D的采樣信號(hào)直接送入各濾波器做數(shù)字濾波，則運(yùn)算量很大，硬件上難以實(shí)現(xiàn)，故采用多相濾波的方法。先做抽取使信號(hào)速率降低，再進(jìn)入多相濾波器組，具體流程如圖1所示。

    多項(xiàng)濾波器的結(jié)構(gòu)一般情況下為K=FM，K為總信道數(shù)；M為每路數(shù)據(jù)的抽取倍數(shù)。讓h0[n]為原型低通濾波器，該濾波器能分解成K相分量。

    則F=2時(shí)的硬件實(shí)現(xiàn)框圖如圖2所示。

2 系統(tǒng)的Matlab仿真
    首先要設(shè)計(jì)原型低通濾波器，Matlab是工程應(yīng)用、信號(hào)處理、數(shù)學(xué)計(jì)算領(lǐng)域里非常實(shí)用的工具。根據(jù)相應(yīng)的需要設(shè)計(jì)滿足一定指標(biāo)的濾波器。Matlab中的firpmord是采用最佳逼近最大最小準(zhǔn)則的算法，該函數(shù)可以求出原型低通濾波器的階數(shù)，指令firpm可以求出原型低通濾波器的系數(shù)。若采樣率fs為200MHz，將0～fs劃分為16個(gè)均勻信道，則低通濾波器的通帶截止頻率為6．25MHz，阻帶截止頻率為12．5MHz。相應(yīng)的濾波器設(shè)計(jì)指標(biāo)設(shè)計(jì)為通帶增益為1，阻帶增益為0，通帶紋波為0．01 dB，阻帶衰減為60 dB，采樣率為200 MHz。
    根據(jù)這些參數(shù)得到96階的FIR濾波器，F(xiàn)IR濾波器特性如圖3所示。

    由于在FPGA中的編程需要量化后的濾波器，因此得到該FIR濾波器10位量化后的特性如圖4所示。

    對(duì)原型低通濾波器做16倍的抽取，2倍內(nèi)插得到濾波器的多相分量。在Matlab環(huán)境仿真基于多相濾波器的數(shù)字信道化過程，結(jié)果如圖5所示。

    由圖5可知，25．1 MHz的信號(hào)處于第2個(gè)信道，而仿真結(jié)果也說明在第2個(gè)信道的輸出幅度最大，是其他信道輸出的60 dB以上。

3 信道化接收機(jī)硬件平臺(tái)
3．1 硬件系統(tǒng)
    由矢量信號(hào)源(JUNG JIN SG-1710)產(chǎn)生0～200 MHz的信號(hào)，經(jīng)過變壓器后進(jìn)入A／D，輸出LVDS數(shù)據(jù)和同步時(shí)鐘給FPGA。通過壓控振蕩器，產(chǎn)生200MHz的差分時(shí)鐘驅(qū)動(dòng)A／D。A／D轉(zhuǎn)換器選取LTC2242-10，它是Linear公司推出的10位250 MSPS，高IF采樣模／數(shù)轉(zhuǎn)換器，該器件提供1.2GHz模擬輸入帶寬，需要2.5V的工作電源。FPGA采用的是Altera公司的StratixⅡ系列的EP2S60F484，等級(jí)為C5。壓控振蕩器采用A／D公司的AD9516-3，AD9516-3提供多路輸出時(shí)鐘分配功能，具有亞皮秒級(jí)抖動(dòng)性能，還配有片內(nèi)集成鎖相環(huán)(PLL)和電壓控制振蕩器(VCO)。AD-9516-3提供4路LVDS輸出的工作頻率達(dá)800 MHz，在該系統(tǒng)中LVDS輸出200 MHz的時(shí)鐘驅(qū)動(dòng)A／D。系統(tǒng)硬件框圖如圖6所示。

3．2 硬件系統(tǒng)實(shí)現(xiàn)
    根據(jù)多項(xiàng)濾波器組理論和Matlab程序仿真的結(jié)果，在FPGA內(nèi)部實(shí)現(xiàn)寬帶信號(hào)的信道化。中頻化的信號(hào)通過變壓器經(jīng)AD采集后輸出差分?jǐn)?shù)據(jù)。由圖2數(shù)字信道化接收機(jī)實(shí)現(xiàn)框圖可知，在0～200 MHz的范圍內(nèi)均勻信道化成16個(gè)信道，因此需要對(duì)數(shù)據(jù)進(jìn)行16／2即8倍的抽取，又由于100～200 MHz是0～100 MHz的鏡像，所以8信道是0信道的一個(gè)延遲，9信道是1信道的一個(gè)延遲，以此類推，15信道是7信道的一個(gè)延遲。所以經(jīng)過抽取的數(shù)據(jù)將出現(xiàn)50％的覆蓋，在FPGA內(nèi)部的實(shí)現(xiàn)方法如圖7所示。

    圖7中每個(gè)單元為10位的D觸發(fā)器，第一級(jí)采用一個(gè)時(shí)鐘clk8x，第二和第三級(jí)采用時(shí)鐘clk1x，即為第一級(jí)時(shí)鐘的8分頻，時(shí)鐘的分頻和相位設(shè)置可以通過FPGA內(nèi)部的PLL設(shè)置。
    根據(jù)圖2，抽取到的數(shù)據(jù)需要濾波，根據(jù)多項(xiàng)濾波理論，抽取后的每個(gè)信道需要和原型低通濾波器的系數(shù)做卷積。由圖4可知該FIR濾波器的特性，根據(jù)Matlab計(jì)算得到該濾波器的96階系數(shù)，經(jīng)過8倍抽取和2倍內(nèi)插補(bǔ)0，生成16×12的矩陣。得到的矩陣的每一行作為相應(yīng)信道的卷積系數(shù)，卷積的實(shí)現(xiàn)過程如圖8所示。

    圖8中第一級(jí)的模塊為10位的D觸發(fā)器，第二級(jí)為乘法器，第三級(jí)為加法器，每一級(jí)的時(shí)鐘采用相同的時(shí)鐘。
    由于多項(xiàng)濾波結(jié)構(gòu)的特性，每個(gè)信道卷積后需要做并行的FFT計(jì)算，所以不能使用QuartusⅡ自帶的IP核FFT模塊，因?yàn)槠渥詭FT模塊是串行計(jì)算的，而且最小支持64點(diǎn)的計(jì)算。
    FFT的程序編寫由復(fù)數(shù)乘法器和D觸發(fā)器組成，這里用到16點(diǎn)的FFT有4級(jí)，每一級(jí)都要舍位保留一位符號(hào)位，因?yàn)闊o限制的保留數(shù)據(jù)位會(huì)造成FPGA的資源不夠，所以不僅需要通過計(jì)算調(diào)整舍位，還要確保精度。
    圖9和圖10顯示了A／D采集到的數(shù)據(jù)和信道化后的數(shù)據(jù)。

    圖9為矢量信號(hào)源發(fā)生器產(chǎn)生的在第0個(gè)信道上的正弦信號(hào)，顯示的是經(jīng)過A／D采集后FPGA讀取到的數(shù)字信號(hào)用SignalTapⅡ顯示。

4 結(jié)論
    文中給出寬帶信道化接收機(jī)在Matlab環(huán)境下的算法和精度仿真，驗(yàn)證了算法的可行性。并根據(jù)軟件無線電思想搭建信道化接收機(jī)硬件平臺(tái)，實(shí)現(xiàn)了寬帶信號(hào)的信道化，實(shí)現(xiàn)了對(duì)0～100 MHz頻率范圍的中頻信號(hào)8信道的數(shù)字信道化。根據(jù)仿真結(jié)果和實(shí)際硬件測(cè)量得到的結(jié)果，表明該信道化接收機(jī)具有良好的檢測(cè)能力，也證明寬帶信道化接收機(jī)的在非協(xié)作通信中的檢測(cè)能力和應(yīng)用意義。