本文首先介紹利用自動(dòng)化綜合工具在編碼和綜合的階段完成用于HDTV芯片設(shè)計(jì)的優(yōu)化。由于Verilog代碼的好壞會(huì)直接影響到綜合的結(jié)果,所以在設(shè)計(jì)代碼的階段就應(yīng)該把綜合的要求考慮進(jìn)去。其次介紹該HDTV芯片的特點(diǎn)和結(jié)構(gòu),重點(diǎn)考慮HDTV芯片的結(jié)構(gòu)復(fù)雜導(dǎo)致綜合的困難及解決方法。最后,介紹了如何把HDTV芯片用綜合工具Design Compiler將設(shè)計(jì)優(yōu)化,使延遲從-0.94降到0.11。

　　VerilogHDL綜合性設(shè)計(jì)

　　1 時(shí)鐘安排

　　選用上升沿觸發(fā)的單時(shí)鐘信號(hào),盡量不使用混合觸發(fā)的時(shí)鐘信號(hào)。因?yàn)闀r(shí)鐘周期在時(shí)序分析的過程中是關(guān)鍵問題,它還影響到時(shí)鐘的頻率。使用簡單的時(shí)鐘結(jié)構(gòu)利于時(shí)鐘信號(hào)的分析和保持,避免在時(shí)鐘信號(hào)上添加buffer,還利于得到更好的綜合結(jié)果。圖1給出了上升沿觸發(fā)的單時(shí)鐘信號(hào)結(jié)構(gòu)。

　　盡量避免使用門控時(shí)鐘。時(shí)鐘門控電路通常與工藝和時(shí)序有關(guān),錯(cuò)誤的時(shí)序關(guān)系會(huì)導(dǎo)致錯(cuò)誤的時(shí)鐘和脈沖干擾。時(shí)鐘的skew會(huì)導(dǎo)致hold time的混亂,如圖2所示。此外,門控時(shí)鐘會(huì)使設(shè)計(jì)的可測試性下降。

　　同時(shí),要避免使用內(nèi)部的寄生時(shí)鐘和寄生reset。寄生時(shí)鐘不能作為掃描鏈的一部分,所以會(huì)使設(shè)計(jì)的可測試性下降,綜合約束的設(shè)計(jì)難度提高。只有一些低功耗的設(shè)計(jì)需要門控時(shí)鐘,在頂層模塊中注意要把時(shí)鐘或reset電路作為分立模塊。

　　2 綜合代碼

　　使用可綜合的代碼可以提高電路的可測試性,簡化靜態(tài)時(shí)序分析,使門級(jí)的電路和初始的寄存器級(jí)代碼功能一致。

　　利用寄存器代替組合邏輯的反饋,避免使用鎖存器(Latches)。寄存器受到時(shí)序邏輯的青睞,它可以維持一致性和綜合的正確性。在設(shè)計(jì)中用reset信號(hào)來初始化寄存器的信號(hào)。在Verilog中不要使用initial語句對(duì)信號(hào)進(jìn)行初始化。

　　在每個(gè)always塊中,指定完整的敏感信號(hào)列表。如果不指定完整的敏感信號(hào),行為級(jí)的前端綜合和后端綜合網(wǎng)表的結(jié)果會(huì)不符。綜合工具在elaborate設(shè)計(jì)時(shí)會(huì)給出警告。若增加多余的敏感信號(hào)則會(huì)降低仿真的速度。另外,注意阻塞性賦值和非阻塞性賦值的問題,阻塞性賦值一般用于時(shí)序電路中。

　　Case語句相當(dāng)于一個(gè)單層的多路器;If-then-else語句相當(dāng)于一個(gè)層疊的組合多路器。單一多路器的速度會(huì)快一些,所以通常建議使用case語句。避免使用full-case 和parallel_case,這兩種語句會(huì)導(dǎo)致在仿真和綜合過程中代碼的解釋出現(xiàn)差異。

　　編寫時(shí)序邏輯的代碼要包括狀態(tài)機(jī)和一個(gè)時(shí)序的進(jìn)程,通過在進(jìn)程外用assign語句來生成復(fù)雜的內(nèi)部中間變量從而改進(jìn)代碼的可讀性。使用define語句來定義狀態(tài)向量。把有限狀態(tài)機(jī)和非有限狀態(tài)機(jī)放在不同的模塊中有利于綜合。

　　在RTL代碼中不要使用任何延遲常量。延遲量不僅會(huì)導(dǎo)致在一些環(huán)境中的不正確,還會(huì)使得仿真和綜合的結(jié)果不一致,擾亂RTL仿真器代碼的優(yōu)化。3 代碼劃分

　　為了得到更好的綜合結(jié)果,更快的綜合速度,用簡單的綜合策略來滿足時(shí)序的要求,推薦使用以下綜合劃分的技術(shù)。

　　● 所有模塊都使用寄存器輸出。對(duì)于每個(gè)設(shè)計(jì)的子模塊都要記錄所有的輸出信號(hào),這樣可以簡化綜合的過程并可預(yù)測輸出的驅(qū)動(dòng)能力和輸入的延遲。

　　● 把局部的相關(guān)聯(lián)的組合邏輯放到同一個(gè)模塊中,對(duì)于有不同目標(biāo)的設(shè)計(jì)應(yīng)放在不同的模塊中。例如在綜合的過程中,把需要優(yōu)化面積和速度的關(guān)鍵路徑邏輯放在分開的兩個(gè)模塊中,如圖3所示。

　　● 綜合時(shí)間的劃分最主要的標(biāo)準(zhǔn)是邏輯功能、設(shè)計(jì)目標(biāo)、時(shí)序和面積的需要。準(zhǔn)確的時(shí)序計(jì)算和適當(dāng)?shù)募s束對(duì)綜合時(shí)間的影響遠(yuǎn)遠(yuǎn)大于電路規(guī)模的影響。把同一設(shè)計(jì)目標(biāo)的電路邏輯放到一起也會(huì)減少綜合時(shí)間,而設(shè)計(jì)的約束過多會(huì)增加綜合時(shí)間。減少綜合時(shí)間的關(guān)鍵是在設(shè)計(jì)之前制定精確的時(shí)間預(yù)算,并使設(shè)計(jì)的宏模塊達(dá)到預(yù)算的要求,然后編寫綜合約束來滿足預(yù)算,最后是運(yùn)用綜合工具的命令來實(shí)現(xiàn)約束。

　　● 避免時(shí)序異常。時(shí)序異常主要包括multicycle path和false path。如果設(shè)計(jì)中一定要用到多周期路徑,應(yīng)記錄開始和結(jié)束點(diǎn)來確保在芯片級(jí)的有效。盡量避免使用異步邏輯,異步邏輯會(huì)給設(shè)計(jì)的正確性和驗(yàn)證帶來困難。

　　● 注意glue模塊的放置。將頂層的連接模塊放到底層模塊中,同時(shí)確保頂層含有I/O管腳和時(shí)鐘發(fā)生器,如圖4所示。

　　HDTV芯片的特點(diǎn)

　　所設(shè)計(jì)的芯片應(yīng)用了數(shù)量眾多的不同類型的RAM,其中包括內(nèi)部1個(gè)單口RAM、2個(gè)雙口RAM、3個(gè)ROM和20個(gè)寄存器堆棧。

　　芯片內(nèi)部要求多時(shí)鐘信號(hào)(27MHz、74MHz、150MHz),并通過clock mux來選中時(shí)鐘。27MHz時(shí)鐘用于dma模塊中的PCI總線時(shí)鐘,同時(shí)它和74MHz時(shí)鐘通過模式選擇來確定是HDTV模式還是SDTV模式的解碼。Pll核心時(shí)鐘頻率為13.5MHz,Pll輸入時(shí)鐘經(jīng)過11倍頻后產(chǎn)生148.5MHz時(shí)鐘,pll時(shí)鐘同時(shí)也用于測試。此外還有6個(gè)驅(qū)動(dòng)外部芯片的輸出時(shí)鐘,即PCI時(shí)鐘、視頻時(shí)鐘、2個(gè)SDRAM時(shí)鐘和2個(gè)SRAM時(shí)鐘。

　　為了得到較高的測試覆蓋率,本設(shè)計(jì)使用多種測試方法,如掃描鏈(scan chain)、邊界掃描(boundary scan)和存儲(chǔ)器的內(nèi)建自測試(Bist)等。本設(shè)計(jì)多數(shù)模塊采用BIST方法達(dá)到測試目的,采用的是Mentor Mbistarchitect工具來自動(dòng)插入BIST代碼。其他部分用Mentor Jtag工具來實(shí)現(xiàn)邊界掃描,插入JTAG代碼。

　　芯片外部與高速的SDRAM和SRAM的連接,每個(gè)模塊都包括4片RAM。HDTV芯片主要通過sdr_ssr_sel信號(hào)來實(shí)現(xiàn)兩種環(huán)境的轉(zhuǎn)換。

　　如圖5所示,HDTV芯片的結(jié)構(gòu)設(shè)計(jì)方案層次復(fù)雜,芯片主要分為三層,其中core_top是不依賴于工藝的,它的主要功能是完成HDTV碼流的解碼。

　　如上所述,芯片的這些特點(diǎn)給后端的布局布線提出了很高的要求,綜合結(jié)果會(huì)直接影響布局布線(floorplanning),因此綜合的方法很重要。

　　綜合方案

　　1 初步綜合

　　首先把設(shè)計(jì)進(jìn)行粗略的Top-down綜合,查看綜合結(jié)果報(bào)表。根據(jù)PDK的數(shù)據(jù)設(shè)置基本的Design Rules和Design Constraints。包括Setting Design Environment(Fanout load,Output load,Input drive impedance)和Setting Design Constraints(Design Rules Constraints (max_transition, max_fanout, max_capacitance),Timing Constraint (max_delay, min_delay),Area Constraint)。經(jīng)過初步綜合后延遲的結(jié)果如表1所示。

　　表1給出的slack=-0.94是在沒有考慮wireload的情況下的結(jié)果,所以還需要很大改進(jìn)。

　　圖6是綜合后用design_vision對(duì)critical path進(jìn)行統(tǒng)計(jì),得到的path slack分布結(jié)果。