摘要：針對信號發(fā)生器時輸出頻率精度高和幅值可調的要求，采用直接數(shù)字頻率合成(DDS)技術，提出一種基于FPGA的幅值、頻率均可調的、高分辨率、高穩(wěn)定度的信號發(fā)生器設計方案。采用AT89S52單片機為控制器，控制FPGA產生波形的數(shù)字信號，結合雙數(shù)模(D／A)轉換器及低通濾波器，最終實現(xiàn)輸出信號幅值0～5 V可調，分辨率為10 bits；頻率范圍1 Hz～10 MHz可調，最小分辨率為1 Hz；頻率穩(wěn)定度優(yōu)于10-4。信號參數(shù)可通過鍵盤進行設置，并在LCD上輸出。由于FPGA的可編程性，易于對系統(tǒng)進行升級和優(yōu)化。
關鍵詞：FPGA；信號發(fā)生器；DDS；單片機；VHDL

    直接數(shù)字頻率合成(DDS)技術具有相對頻帶寬、頻率轉換時間短、頻率分辨率高、輸出信號相位連續(xù)、能夠實現(xiàn)全數(shù)字自動化控制等優(yōu)點，已經逐步成為高性能信號發(fā)生器的核心技術?，F(xiàn)場可編程門陣列(FPGA)器件具有工作速度快、集成度高、可靠性好和現(xiàn)場可編程等優(yōu)點，在現(xiàn)代電子設備中的應用越來越廣。
    本文采用DDS技術和FPGA芯片設計了一種頻率可調的信號發(fā)生器，可輸出正弦波、方波、三角波和鋸齒波等數(shù)字信號，其頻率范圍廣，穩(wěn)定性好，精度高，系統(tǒng)靈活，易于升級。

1 系統(tǒng)總體設計
    系統(tǒng)框圖如圖1所示，它由單片機控制模塊、FPGA波形產生模塊、幅度控制模塊、數(shù)模轉換(DAC)模塊、低通濾波模塊、鍵盤輸入和液晶顯示模塊組成。FPGA模塊采用DDS技術，可產生正弦波、方波、三角波或鋸齒波的數(shù)字信號，經D／A轉換、低通濾波后輸出。其波形類型及頻率大小通過單片機直接控制，輸出信號幅度的控制由單片機通過幅度控制模塊改變數(shù)模轉換模塊的參考電壓來間接實現(xiàn)。

2 功能模塊設計
2．1 FPGA模塊
    該模塊根據(jù)MCU提供的頻率控制字K及波形選擇字，利用DDS技術產生波形數(shù)字信號，通過數(shù)模轉換器DAC變成階梯波，再經過低通濾波器平滑后就可以得到合成的信號波形。此模塊主要由相位累加器、相位寄存器和波形查找表構成，其原理框圖如圖2所示。其中，fc為輸入基準時鐘頻率，fo為輸出信號頻率，K、N、L分別為頻率控制字、相位累加／寄存器、波形查找表和D／A轉換器的字長。

    圖中相位累加器是核心，它主要由1個N位二進制累加器和1個由固定時鐘控制的N位相位寄存器構成。相位寄存器的輸出與累加器的一個輸入端相連，MCU送來的頻率控制字K加到累加器的另一個輸入端。在每個時鐘脈沖到達時，相位寄存器將其上一個時鐘周期內的值送入累加器并與頻率控制字K相加，其結果作為當前時鐘周期的輸出序列，此輸出序列作為波形查找表的地址。波形查找表實質上是一個相位／幅度轉換ROM電路，ROM內部存儲了一個完整周期波形的相位／幅度值。相位寄存器每尋址一次波形查找表，就輸出一個與相位對應的信號幅度值。頻率控制字K決定了相應的相位增量，相位累加器則不斷的對該相位增量進行線性累加，當累加器產生一次溢出時，就生成一個周期的DDS合成信號。
    理想情況下，相位寄存器的N位全部用來尋址，這時DDS的合成頻率為：
   
    而DDS的最大輸出頻率由乃奎斯特采樣定理決定，即fmax=fc／2。實際中DDS的最高輸出頻率由允許輸出的雜散水平決定，一般取值為fo≤40％fc。因此，要改變DDS的輸出頻率，只要改變頻率控制字K即可。
    這里采用Altra公司的FPGA器件EP1C3T144C8，適合中規(guī)模應用，該模塊設計由VHDL實現(xiàn)，后級采用10位D／A輸出。為便于頻率調節(jié)，根據(jù)式(1)和式(2)，我們將輸出頻率分為兩檔(1Hz～1 MHz和1～10 MHz)，并由FPGA根據(jù)鍵入的頻率控制字自動選擇。而兩檔輸出的基準時鐘fc由50 MHz晶振通過FPGA內部鎖相環(huán)3分頻得到(fc≈16．666 67 MHz)，或者再經10倍頻得到(fc≈166．666 7 MHz)。若相位累加器字長N為24位，頻率控制字K為20位二進制數(shù)，則兩檔輸出的最高頻率分別為：
   
   
    可見，即使在輸出最高頻率時，也能保證每周期波形有16個點，從而有效保證了輸出信號波形的逼真度。
    將波形數(shù)據(jù)存儲在波形ROM中的方案有2種：一種是在一個完整周期內進行采樣，然后將采樣值依次存于ROM單元中，這個方案的優(yōu)點是思路清晰，實現(xiàn)簡單；另一種方案是根據(jù)周期信號波形的對稱性，只對其在1／2或1／4周期上采樣并存儲，因此可以節(jié)省存儲空間，但實現(xiàn)上要復雜些。為簡化設計，本文采用了第一種方案。
2．2 幅度控制模塊
    輸出信號的幅度控制是通過2片DAC芯片實現(xiàn)的，其電路圖如圖3所示。其中，第1片DAC用來將FPGA輸出的波形的數(shù)字信號轉換為模擬階梯信號，幅值的調節(jié)是通過第2片DAC的輸出改變第1片DAC的參考電壓來實現(xiàn)。

    DAC是本模塊的核心器件，其轉換速度等特性直接影響整個系統(tǒng)的性能。DAC器件的選擇應從分辨率、轉換速度、量化誤差和線性度等幾個方面考慮。因為本系統(tǒng)的工作頻率較高，所以首先應選用高速DAC。其次是考慮分辨率和量化誤差問題，增大DAC的位數(shù)可減小量化誤差，提高分辨率。因此，本文采用的DAC器件是德州儀器公司生產的高速低功耗、10位分辨率的DAC芯片THS5651。
    DAC的參考電壓可通過EXTL0端來選擇內部或外部。當該端口為低電平時(即：EXTL0=AGND)，選擇內部參考電壓；當該端口為高電平時(即：EXTL0=AVDD)，選擇外部參考電壓。只要改變參考電壓的大小，就可以改變輸出波形的幅值。THS5651外部參考電壓范圍為0～5V，因此，采用10位DAC(最小分辨率為4．88x10-2V)。圖中第2片THS5651的輸出接到第1片THS5651的參考電壓輸入端EXT10，通過單片機控制第2片THS5651輸出，進而控制第1片THS5651的參考電壓。
2．3 低通濾波模塊
    經過D／A轉換后輸出的階梯波信號通常含有較多的時鐘成分及較為陡峭的躍變邊緣，為了減少輸出波形的抖動、抑制高次諧波、取出主頻fo，必須在D／A轉換器的輸出端接入截止頻率為fc／2的低通濾波器。
2．4 鍵盤與顯示模塊
    本系統(tǒng)需要設置并顯示輸出波形的類型、頻率和幅值等參數(shù)。為使系統(tǒng)擁有一個友好、便捷、美觀的用戶界面，設計中采用鍵盤和液晶顯示器作為系統(tǒng)的輸入輸出模塊。鍵盤輸入模塊選用8279控制4x4陣列鍵盤，采用掃描方式由8279得到鍵盤碼并由中斷服務程序把數(shù)據(jù)送給單片機。此方案不用單片機掃描，占用資源少。輸出模塊采用HZ128-64D20漢顯液晶模塊，該模塊自帶一、二級漢字字庫點陣，通過串行接口與單片機相連。用液晶顯示器可以實現(xiàn)多級菜單，用戶界面友好，操作方便。

3 系統(tǒng)軟件設計
    FPGA系統(tǒng)采用硬件描述語言VHDL按模塊化方式進行設計，并將各模塊集成于FPGA芯片中，然后通過QuartusⅡ軟件開發(fā)平臺對設計文件進行編譯、優(yōu)化、綜合、布局布線和邏輯仿真，最后對FPGA芯片進行編程，實現(xiàn)系統(tǒng)的設計要求。單片機控制程序采用C語言進行設計，設計中采用了結構化和層次化的設計方法，通過按鍵判斷程序選擇進入不同的模式：波形選擇、頻率設置、幅度設置、波形參數(shù)顯示4種模式和1個復位模式(圖中省略)。在不同的模式下分別執(zhí)行相應的子程序，最后分別向FPGA寫入相應的控制字。該系統(tǒng)程序流程如圖4所示。

4 系統(tǒng)測試
    由鍵盤設置輸出信號波形的類型、頻率和幅度等參數(shù)，在50Ω負載下，用示波器測試輸出波形的頻率和幅值，并與設置值進行比較。由于在FPGA中經分／倍頻后的結果與計算時鐘存在一定誤差，因此，需通過軟件進行補償修正，以便使頻率誤差降到最低。對于信號幅度的控制，在程序中也采用軟件進行補償修正。經過多次測試和反復改進，最終實現(xiàn)了如下技術指標：
    1)輸出波形正弦波、方波、三角波、鋸齒波。通過對波形查找表ROM的修改，可實現(xiàn)其它波形，易于系統(tǒng)升級。
    2)輸出頻率1 Hz～10MHz。
    3)頻率分辨率 1Hz～1MHz時為1Hz。1～10MHz時為10Hz。
    4)頻率穩(wěn)定度優(yōu)于10-4。
    5)輸出電壓0～5V。
    6)幅度分辨率10bits。

5 結束語
    本文給出了一種基于FPGA和DDS技術的信號發(fā)生器設計方案，解決了輸出信號幅值可調的問題，能產生較為理想的正弦波、方波、三角波和鋸齒波等信號波形，波形平滑，無明顯毛刺，響應速度快，頻率范圍廣，穩(wěn)定性好，幅值調節(jié)精度高。系統(tǒng)實現(xiàn)簡單、靈活，易于升級，實用性較強，具有較好的應用前景。