數(shù)字前端設(shè)計(jì)流程（synopsys）流程

1. 設(shè)計(jì)輸入 1) 設(shè)計(jì)的行為或結(jié)構(gòu)描述。 2) 典型文本輸入工具有UltraEdit-32和Editplus.exe.。 3) 典型圖形化輸入工具-Mentor的Renoir。

2. 代碼調(diào)試 1) 對(duì)設(shè)計(jì)輸入的文件做代碼調(diào)試，語法檢查。 2) 典型工具為Debussy。 3.前仿真1)功能仿真2)驗(yàn)證邏輯模型(沒有使用時(shí)間延遲)。  4.綜合1)把設(shè)計(jì)翻譯成原始的目標(biāo)工藝 2) 最優(yōu)化3) 合適的面積要求和性能要求  5.布局和布線 1) 映射設(shè)計(jì)到目標(biāo)工藝?yán)镏付ㄎ恢?2) 指定的布線資源應(yīng)被使用 3) 采用Altera公司的QuartusII和MaxplusII、Xilinx公司的ISE和Foudation布局和布線 

6.后仿真1)時(shí)序仿真 2) 驗(yàn)證設(shè)計(jì)一旦編程或配置將能在目標(biāo)工藝?yán)锕ぷ鳎ㄊ褂脮r(shí)間延遲）3)所用工具同前仿真所用軟件。 7. 時(shí)序分析

8. 驗(yàn)證合乎性能規(guī)范 1) 驗(yàn)證合乎性能規(guī)范，如果不滿足，回到第一步。

9. 版圖設(shè)計(jì) 1) 驗(yàn)證版版圖設(shè)計(jì)。2) 在板編程和測(cè)試器件。

數(shù)字后端設(shè)計(jì)流程

1. 數(shù)據(jù)準(zhǔn)備 Foundry廠提供的標(biāo)準(zhǔn)單元、宏單元和I/O Pad的庫文件，它包括物理庫、時(shí)序庫及網(wǎng)表庫，分別以.lef、.tlf和.v的形式給出。前端的芯片設(shè)計(jì)經(jīng)過綜合后生成的門級(jí)網(wǎng)表，具有時(shí)序約束和時(shí)鐘定義的腳本文件和由此產(chǎn)生的.gcf約束文件以及定義電源Pad的DEF文件。

2. 布局規(guī)劃。  主要是標(biāo)準(zhǔn)單元、I/O Pad和宏單元的布局。

3. Placement -自動(dòng)放置標(biāo)準(zhǔn)單元 

4. 時(shí)鐘樹生成(CTSClock tree synthesis)時(shí)鐘網(wǎng)絡(luò)及其上的緩沖器構(gòu)成了時(shí)鐘樹。

5. STA 靜態(tài)時(shí)序分析和后仿真。 SE把.V和.SDF文件傳遞給PrimeTime做靜態(tài)時(shí)序分析

6. ECO(Engineering Change Order)。 針對(duì)靜態(tài)時(shí)序分析和后仿真中出現(xiàn)的問題，對(duì)電路和單元布局進(jìn)行小范圍的改動(dòng)

7. Filler的插入(padfliier, cell filler)。  Filler指的是標(biāo)準(zhǔn)單元庫和I/O Pad庫中定義的與邏輯無關(guān)的填充物，用來填充標(biāo)準(zhǔn)單元和標(biāo)準(zhǔn)單元之間，I/O Pad和I/O Pad之間的間隙，它主要是把擴(kuò)散層連接起來，滿足DRC規(guī)則和設(shè)計(jì)需要。

8.  布線(Routing)。

9. Dummy Metal的增加

10. DRC和LVS   　　DRC是對(duì)芯片版圖中的各層物理圖形進(jìn)行設(shè)計(jì)規(guī)則檢查(spacing ,width)，它也包括天線效應(yīng)的檢查，以確保芯片正常流片。LVS主要是將版圖和電路網(wǎng)表進(jìn)行比較，來保證流片出來的版圖電路和實(shí)際需要的電路一致

11. . Tape out。把最后的版圖GDSⅡ文件傳遞給Foundry廠進(jìn)行掩膜制造