摘要：針對目前不同類型FPGA要求的位元電路不一致現(xiàn)象，提出了一種通用的FPGA位元電路，該位元電路不僅適用于任意結(jié)構(gòu)的反熔絲／熔絲FPGA，還可以單獨的存儲1和0，對反熔絲／熔絲熔通后的電阻特性也沒有具體要求。
關(guān)鍵詞：現(xiàn)場可編程邏輯門陣列；反熔絲；位元電路；邏輯模塊

    FPGA (Field Programmable Gate Array)， 即現(xiàn)場可編程邏輯門陣列，是當今集成電路半定制設計中的重要組成部分，具有結(jié)構(gòu)靈活，功能完善，集成度高，設計周期短的特點，受到了越來越多的用戶的歡迎；并且隨著集成電路工藝制程的不斷更新，F(xiàn)PGA的速度也得到了極大的提高。FPGA一般分為反熔絲型、EPROM型及SRAM型。
    基于Flash的FPGA一般需要采用特殊的結(jié)構(gòu)，造價很高；基于SRAM的FPGA器件雖然不需要特殊的工藝，可以用一般的CMOS工藝實現(xiàn)，但是這種FPGA的保密性及可靠性都不高；反熔絲／熔絲FPGA的保密性及可靠性都很高，市場上也有很多的反熔絲／熔絲結(jié)構(gòu)，有些完全可以于CM OS工藝兼容。因此反熔絲／熔絲FPGA具有很好的發(fā)展前景。
    在反熔絲／熔絲FPGA中，反熔絲／熔絲結(jié)構(gòu)對FPGA的性能至關(guān)重要，這些反熔絲／熔絲結(jié)構(gòu)擊穿后的電阻特性不一致，大至10K歐姆，小的只有幾歐姆，因此基于反熔絲／熔絲結(jié)構(gòu)的位元電路需要單獨設計。在本論文中提出的這種位元電路對反熔絲／熔絲結(jié)構(gòu)擊穿后的電阻沒有特殊要求，因此具有重復利用性。因為篇幅有限，在此只敘述此位元電路在反熔絲FPCA中的應用，此位元電路可以完全應用到熔絲FPCA中。

1 新型反熔絲／熔絲位元電路
    反熔絲／熔絲位元電路是控制反熔絲／熔絲完成邏輯編程的電路，圖1所示是反熔絲位元電路，實框中是反熔絲存儲單元電路圖，該存儲單元可以單獨的存儲0和1。寫狀態(tài)時加編程高壓，讓其中一個反熔絲電容熔通為一個小電阻，另一個反熔絲電容保持原狀態(tài)；讀取時，在熔通電容一端加電源電壓，通過熔通后的小電阻傳輸高電平，完成1的存儲；在熔通電容一端加低電平，通過熔通后的小電阻傳輸?shù)碗娖?，完?的存儲?？梢娢辉娐份敵龈叩碗娖绞歉鶕?jù)節(jié)點電壓的變化來判斷，與節(jié)點電流沒有關(guān)系，因此對擊穿后的電阻特性沒有特殊要求。

    對于熔絲位元電路只需將反熔絲結(jié)構(gòu)換成熔絲結(jié)構(gòu)，寫狀態(tài)時加編程高壓，讓其中一個熔絲熔斷，另一個熔絲保持常態(tài)；讀取時，在保持常態(tài)的熔絲一端加電源電壓，通過熔絲傳輸高電平，完成1的存儲，在保持常態(tài)的熔絲一端加低電平，通過熔絲傳輸?shù)碗娖剑瓿?的存儲。
    圖1的框外是一個MOS管，此MOS管是作為開關(guān)用的，當data輸出0時，此開關(guān)關(guān)閉，X0與Y0斷開，當data輸出1時，此開關(guān)打開，X0與Y0實際上是連在一起的，此時從X0輸入信號，Y0的輸出信號即為X0。

2 反熔絲位元電路的寫入過程
    如圖1所示，每個反熔絲存儲結(jié)構(gòu)包括兩個反熔絲C1、C2，高壓管M1、M2以及一個起編程控制作用的或非門。反熔絲采用MOS管做電容，利用柵氧擊穿來熔通?；蚍情T的兩端分別接在行譯碼(WL)和列譯碼(BL)上，當反熔絲存儲結(jié)構(gòu)工作在編程模式的時候，WL、BL端同時輸入低電平，通過或非門輸出高電平，使高壓管M1處于開啟狀態(tài)，這樣就使反熔絲電容的一端接地；同時PRG_OEM端接低電平關(guān)斷，以保護后面的普通管不受編程高壓的影響。
    此時在PRG_VDD端加編程高壓(0．35μm工藝為15V)，PRG_GND端加低壓信號，則C1兩端由于電壓差很大(15V)，被燒斷，C2兩端的電壓相同，仍保持原來的狀態(tài)，稱處于該狀態(tài)的反熔絲存儲結(jié)構(gòu)為狀態(tài)一，如圖2所示。相反的，當PRG_VDD端加低電壓，PRG_GND端加編程高電壓時，C2兩端電壓差達到15V，被燒斷，C1兩端電壓基本相同，保持原來的狀態(tài)，我們稱處于該狀態(tài)的反熔絲存儲結(jié)構(gòu)為狀態(tài)二，如圖2所示。

    編程完成后，使或非門輸入端的WL、BL信號都為高電平，M1處于關(guān)斷狀態(tài)，PRG_OEM端接高電平，M2管打開，這時電路可以簡化為圖2。狀態(tài)一中，當PRG_VDD加電源電壓(一般為5V)，data輸出高電平1，即狀態(tài)一可以存儲1；狀態(tài)二中，當PRG_GND加低電壓，data輸出低電平，即狀態(tài)二可以存儲0。
    在該反熔絲存儲單元中使用兩個電容而不用一個的原因是：如果只采用一個反熔絲，當存儲0時，其一定不能加高壓編程，即反熔絲不能被燒斷，這就會出現(xiàn)M3管的柵極的電平不能確定的情況發(fā)生。

3 反熔絲位元電路的讀出過程
    圖2所示是編程后的反熔絲位元電路，當反熔絲位元電路工作在讀取狀態(tài)時，PRG_VDD接高電平(電源電壓，一般為5V)，PRG_GND接低電平此時，狀態(tài)一(即存儲1狀態(tài))中，由于C1原來的位置已經(jīng)被燒斷而變成了一個電阻，所以data輸出1，M3管的柵極上而處于高電平狀態(tài)，M3被導通，X和Y連在了一起。在狀態(tài)二(即存儲0狀態(tài))中，由于C2被燒斷而變成了一個電阻，但是高電平卻由于C1的阻擋而不能向下傳輸，因此data輸出0，M3的柵極處于低電平狀態(tài)，M3管關(guān)斷，X和Y沒有連在一起。
    此反熔絲位元電路具有普遍性，對于日前市場上的反熔絲型FPGA結(jié)構(gòu)基本都可以適用。圖2中M3開關(guān)管的存存，是為了使下而敘述的基丁LB結(jié)構(gòu)的FPGA容易布線，在必要的時候可以省略。

4 應用實例
    在圖3的FPGA電路中，LB采用Actel熔絲型FPGA中采用的邏輯單元，空心圓圈和實心圓圈均代表一個圖1所示的反熔絲位元電路，由LB引出的長縱線是將LB上半部分六個反熔絲位元電路中的Y端和下半部分六個反熔絲位元電路中的Y端連接在一起，引線標號為0-11的橫線是將反熔絲位元電路的X端連在一起。由外部IO引出的短縱線是為了讓外接邏輯信號進入指定模塊。引線標號為3—8的橫線上沒有縱線連接的反熔絲位元電路(實心圓圈代表的反熔絲位元電路)，足為了讓左右兩面的反熔絲位元咀路的X端連接在一起的，當其燒通后，其左右兩端的反熔絲變連接在一起了，此種位元電路一般稱為可編程分離開關(guān)。可編程開關(guān)的存在可以減少橫線數(shù)量，優(yōu)化布線最后剩下的標有VCC或CLK或CND的橫線，處于這幾行上面的反熔絲位元電路，是為反熔絲位元電路提供讀取時的電平。

    簡單工作原理以該FPGA實現(xiàn)一個非門邏輯為例，完成非門的邏輯功能，只需要一個LB模塊即可，其工作部分如圖3中虛線框中電路。LB各端口A0、B0、SA、S0、A1、B1、SB和S1所加信號分別為10A10001，按照各信口對相應反熔絲編程，需要編程的反熔絲標識為圖3中的虛線表示的空心圓圈。編程完成后，使這些空心圓圈代表的反熔絲位元電路中的X與Y端連在一起，如圖2中的狀態(tài)一所示。此時再加VDD、GND及輸入信號A，高電平1和低電平0的輸入只需熔通長橫線VDD和GND上的反熔絲位元，VDD及GND從反熔絲位元的X端輸入，Y端將X端信號傳輸?shù)絃B模塊。例如A0需要為高電平，只需熔通反熔絲位元1。A信號的輸入從任一個I／O端進入即可，圖3中選擇上半部分I／O端口，A信號進入反熔絲位元2的Y端，反熔絲位元2的X端將其Y端的A信號傳到反熔絲位元3的X端，反熔絲位元3的Y端將其X端信口A傳到LB模塊。輸出信號OUT可從任一個I ／O端輸出，原理同A信號的輸入一樣，可以選擇下半部分的3條短橫線(有可編程分離位元的橫線)任意一條上的2個反熔絲位元輸出，此輸出信號即為A信號的取反信號。

5 結(jié)束語
    本文提出的新型反熔絲／熔絲位元電路可以單獨的存儲0和1，對反熔絲／熔絲擊穿后的電阻特性沒有特殊要求，因此對于市場上存在的反熔絲／熔絲FPGA基本都可以適用，所以此位元電路擁有大規(guī)模應用的可能。