摘要：為了解決傳統(tǒng)交通燈控制系統(tǒng)常采用單片機(jī)或PLC等控制芯片所具有的控制不精確、系統(tǒng)外圍電路復(fù)雜、程序修改不靈活、成本偏高等缺點(diǎn)，利用VHDL硬件描述語(yǔ)言，通過(guò)QuattusⅡ軟件和以CycloneⅡ系列FPGA為核心的開(kāi)發(fā)板，完成交通信號(hào)燈控制系統(tǒng)的設(shè)計(jì)。該系統(tǒng)具有電路簡(jiǎn)單、可靠性強(qiáng)、運(yùn)算速度高、參數(shù)易修改等特點(diǎn)。通過(guò)軟件進(jìn)行仿真，并在KX_7C5TP型開(kāi)發(fā)板下載模擬，結(jié)果表明系統(tǒng)工作正常，控制器能完成預(yù)定的設(shè)計(jì)要求。
關(guān)鍵詞：交通信號(hào)燈控制系統(tǒng)；VHDL；EDA；FPGA

0 引言
    隨著社會(huì)經(jīng)濟(jì)的高速發(fā)展，由車輛大幅增加而帶來(lái)的交通問(wèn)題日趨嚴(yán)重。因此，作為交通監(jiān)管系統(tǒng)的重要組成部分，交通信號(hào)燈在協(xié)調(diào)人、車、路的關(guān)系時(shí)發(fā)揮著巨大的作用。
    EDA(Electronic Design Automation，電子設(shè)計(jì)自動(dòng)化)是依靠功能強(qiáng)大的計(jì)算機(jī)，對(duì)以硬件描述語(yǔ)言HDL(Hardware Description Langu age)為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件加以處理，自動(dòng)實(shí)現(xiàn)既定的電子線路系統(tǒng)功能的一種技術(shù)。利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最終目標(biāo)是完成專用集成電路ASIC(Application Specific Integrated Circuit)的設(shè)計(jì)和實(shí)現(xiàn)。ASIC作為最終的物理平臺(tái)，集中容納了用戶通過(guò)EDA技術(shù)將電子應(yīng)用系統(tǒng)的既定功能和技術(shù)指標(biāo)具體實(shí)現(xiàn)的硬件實(shí)體?，F(xiàn)場(chǎng)可編程門陣列FPGA(Field Programmahie Gate Array)是實(shí)現(xiàn)這一途徑的主流器件，其特點(diǎn)是具有極大的靈活性和通用性，開(kāi)發(fā)效率高，成本低，技術(shù)維護(hù)簡(jiǎn)單，工作可靠性好。

1 設(shè)計(jì)要求
1．1 應(yīng)用背景
    有一條主干道和一條支干道的匯合點(diǎn)形成十字交叉路口，主干道為東西向，支干道為南北向。為確保車輛安全、迅速地通行，在交叉道口的每個(gè)入口處設(shè)置了紅、綠、黃3色信號(hào)燈及左轉(zhuǎn)向燈，如圖1所示。

1．2 要求
    (1)主干道綠燈亮?xí)r，支干道紅燈亮，反之亦然，兩者交替允許通行。主干道每次放行40 s，支干道每次放行30 s。每次綠燈亮，前10 s為左轉(zhuǎn)燈亮，后5 s為黃燈亮。余下為直行燈亮。
    (2)能實(shí)現(xiàn)正常的倒計(jì)時(shí)顯示功能。
    (3)能實(shí)現(xiàn)總體清零功能：計(jì)數(shù)器由初始狀態(tài)開(kāi)始計(jì)數(shù)，對(duì)應(yīng)狀態(tài)的指示燈亮。

2 系統(tǒng)狀態(tài)分析
    對(duì)設(shè)計(jì)要求進(jìn)行分析可知，主、支干道交通燈變化順序應(yīng)如圖2所示。

    狀態(tài)轉(zhuǎn)換如表1所示。

3 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
    根據(jù)要求，系統(tǒng)結(jié)構(gòu)圖設(shè)計(jì)如圖3所示。時(shí)鐘脈沖由分頻器對(duì)晶振脈沖進(jìn)行分頻產(chǎn)生。主控制器接收時(shí)鐘信號(hào)，并據(jù)此進(jìn)行狀態(tài)轉(zhuǎn)換，同時(shí)輸出各狀態(tài)的時(shí)間。信號(hào)燈控制器根據(jù)主控制器產(chǎn)生的狀態(tài)量對(duì)主、支干道信號(hào)燈進(jìn)行控制。由于主控制器輸出的時(shí)間信號(hào)為實(shí)數(shù)類型，因此還需設(shè)計(jì)分位器將其轉(zhuǎn)換為兩組BCD碼分別送至數(shù)碼管顯示。

4 VHDL設(shè)計(jì)實(shí)現(xiàn)
    為便于系統(tǒng)實(shí)現(xiàn)，采用VHDL語(yǔ)言對(duì)各個(gè)模塊進(jìn)行設(shè)計(jì)。主控制器為一計(jì)數(shù)器，輸入信號(hào)為秒脈沖，以70為一個(gè)周期，計(jì)數(shù)到1后，在下一個(gè)時(shí)鐘信號(hào)來(lái)到時(shí)，計(jì)數(shù)器復(fù)位，開(kāi)始下一輪計(jì)數(shù)，如此往復(fù)。系統(tǒng)復(fù)位信號(hào)reset可使計(jì)數(shù)器從任意狀態(tài)復(fù)位至狀態(tài)S0，并重新開(kāi)始計(jì)數(shù)。下面是主控制器的VHDL文件。其中clk和rst是時(shí)鐘和復(fù)位信號(hào)，state表示當(dāng)前狀態(tài)，seg7a、seg7b分別表示主、支干道倒計(jì)時(shí)時(shí)間，temp為內(nèi)置變量。
   

5 結(jié)果仿真
    通過(guò)QuartusⅡ軟件將各模塊連接，進(jìn)行編譯、仿真，各模塊可正常工作。分配引腳后，將配置文件下載至KX_7C5TP型FPGA開(kāi)發(fā)板，系統(tǒng)運(yùn)行正常，驗(yàn)證了整個(gè)設(shè)計(jì)的正確性，仿真結(jié)果如圖4，圖5所示。

6 結(jié)語(yǔ)
    從上述設(shè)計(jì)可以看出，利用FPGA進(jìn)行交通信號(hào)燈控制系統(tǒng)的設(shè)計(jì)，使得設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語(yǔ)言和EDA軟件來(lái)完成對(duì)系統(tǒng)硬件功能的設(shè)計(jì)，這不僅提高了設(shè)計(jì)的靈活性，也便于設(shè)計(jì)者對(duì)信號(hào)燈的定周控制時(shí)間進(jìn)行修改。