摘要 介紹一種數(shù)字中頻恢復(fù)系統(tǒng)，該系統(tǒng)分為光纖接收單元、FPGA核心單元和QDUC單元。光纖接收單元采用高速串行器／解串器TLK1501，完成高速串行數(shù)據(jù)的串行轉(zhuǎn)換。FPGA核心單元對(duì)數(shù)據(jù)進(jìn)行解碼、檢驗(yàn)、配置TLK1501和AD9957。QDUC單元實(shí)現(xiàn)基帶信號(hào)的上變頻和D／A轉(zhuǎn)換。測(cè)試結(jié)果證明，系統(tǒng)具有實(shí)時(shí)性好、工作穩(wěn)定、抗干擾性強(qiáng)的優(yōu)點(diǎn)。
關(guān)鍵詞 光纖傳輸；FPGA；數(shù)字上變頻器

    直接數(shù)字頻率合成(Direct Digital Synthesizer，DDS)作為一種先進(jìn)的信號(hào)產(chǎn)生技術(shù)，與傳統(tǒng)的頻率合成技術(shù)相比，DDS具有分辨率高、轉(zhuǎn)換速度快、功耗低和成本低等優(yōu)點(diǎn)，經(jīng)過(guò)40年的發(fā)展，已被廣泛用于數(shù)字信號(hào)處理、軟件無(wú)線電等領(lǐng)域。在現(xiàn)在的雷達(dá)系統(tǒng)中，高速高寬帶是現(xiàn)行的趨勢(shì)，傳統(tǒng)的并行傳輸技術(shù)由于存在碼間串?dāng)_、串音干擾和直流偏移等缺點(diǎn)，難以滿足高速高帶寬的傳輸要求。目前國(guó)內(nèi)外有關(guān)雷達(dá)高速寬帶信號(hào)接收和恢復(fù)技術(shù)的研究很廣泛，多采用軟硬件相結(jié)合的設(shè)計(jì)方式，系統(tǒng)靈活，同時(shí)滿足信號(hào)實(shí)時(shí)輸出的要求。
    文中討論的基于AD9957的多波形雷達(dá)信號(hào)恢復(fù)實(shí)現(xiàn)方案，融合了光纖通信、現(xiàn)場(chǎng)可編程門(mén)陣列(Field-Programmable Gate Array，F(xiàn)PGA)和DDS等技術(shù)，具有誤碼率低、抗干擾性強(qiáng)、實(shí)時(shí)性強(qiáng)、數(shù)字化、可編程和多功能等特點(diǎn)。

1 系統(tǒng)設(shè)計(jì)方案
    系統(tǒng)的設(shè)計(jì)結(jié)構(gòu)如圖1所示。主要有光纖接收電路、FPGA單元、正交數(shù)字上變頻器(Quadrature Digital Up Conversion，QDUC)及信號(hào)調(diào)理電路組成。光纖傳輸?shù)氖且呀?jīng)被編碼、校驗(yàn)、成幀后的數(shù)據(jù)，其接收電路主要由TLK1501電路完成，負(fù)責(zé)將光電轉(zhuǎn)換后的串行數(shù)據(jù)流轉(zhuǎn)換為并行數(shù)據(jù)。FPGA采用Altera公司帶有收發(fā)器的EP1AGX20CF48416N，完成光纖數(shù)據(jù)的解幀、校驗(yàn)和解碼，剝離出有效的數(shù)據(jù)。同時(shí)，光收發(fā)器也可直接與FPGA連接，增強(qiáng)了系統(tǒng)的靈活性。正交數(shù)字上變頻器(QDUC)采用AD9957實(shí)現(xiàn)，完成基帶信號(hào)的數(shù)字上變頻(Digital Up Convei ter，DUC)和數(shù)模轉(zhuǎn)換(Digital Analog Converter，DAC)。信號(hào)調(diào)理電路將模擬信號(hào)濾波提純。

2 TLK1501接口設(shè)計(jì)
    TLK1501是德州儀器推出的0．6～1．5 Gbit·s-1高速串行器／解串器，內(nèi)部集成了8b／10b編解碼模塊。TLK1501有兩種工作模式，一是收發(fā)模式，二是只發(fā)模式。在收發(fā)模式下，TLK1501的發(fā)送和接收需要嚴(yán)格的同步，如果接收側(cè)斷開(kāi)，則發(fā)送端自動(dòng)發(fā)送同步碼，直到接收側(cè)重新同步。在只發(fā)模式下，TLK1501只是單向發(fā)送，接收端輸出為高阻態(tài)。在實(shí)際使用中，本系統(tǒng)用到了TLK1501的第一種工作模式，但只用到了TLK1501的接收數(shù)據(jù)功能。在接收數(shù)據(jù)時(shí)，TLK1501的DINRXP／DINRXN管腳上的高速串行數(shù)據(jù)流經(jīng)過(guò)串并轉(zhuǎn)換和10b／8b解碼后恢復(fù)成16 bit并行數(shù)據(jù)，當(dāng)RX_DV為高同時(shí)RX_ER為低時(shí)，在RX_CLK上升沿時(shí)，RXD[15．．0]端口輸出有效數(shù)據(jù)。應(yīng)用中TLK1501的接收時(shí)序如圖2所示。

3 AD9957接口設(shè)計(jì)
    AD9957是正交數(shù)字上變頻器(QDUC)系列中的第3款產(chǎn)品，其將一個(gè)高速、直接數(shù)字頻率合成器(DDS)、一個(gè)高性能高速14位數(shù)模轉(zhuǎn)換器(DAC)、時(shí)鐘乘法器電路、數(shù)字濾波器和其他DSP功能集成在一個(gè)芯片上，可以在有線或無(wú)線通信系統(tǒng)中為數(shù)據(jù)傳輸提供基帶上變頻。AD9957有3種基本的工作模式：QDUC模式、插值DAC模式和單音模式，系統(tǒng)需要用到QDUC模式，如圖3所示。

3．1 串行接口設(shè)計(jì)
    AD9957的配置是通過(guò)同步串行通訊端口實(shí)現(xiàn)的，可以方便地與多種工業(yè)用微處理器接口連接，并兼容多種同步傳輸格式。本設(shè)計(jì)通過(guò)在FPGA內(nèi)部編寫(xiě)同步串行通訊邏輯實(shí)現(xiàn)對(duì)AD9957的配置。其串行通訊周期分為兩個(gè)階段，第一階段是傳輸指令階段，將指令字寫(xiě)入AD9957，指令字主要包括要訪問(wèn)的寄存器地址，以及將進(jìn)行的數(shù)據(jù)傳輸是讀操作還是寫(xiě)操作。第二階段是數(shù)據(jù)傳輸階段，將數(shù)據(jù)從串行端口控制器向串行端口緩沖區(qū)傳輸數(shù)據(jù)，傳輸?shù)腂yte數(shù)取決與要訪問(wèn)的寄存器。其時(shí)序控制圖如圖4所示。

3．2 并行接口設(shè)計(jì)
    AD9957有一個(gè)18位的并行數(shù)據(jù)輸入端口，在QDUC模式下，F(xiàn)PGA將I／Q數(shù)據(jù)基帶數(shù)據(jù)交替的輸入到AD9957內(nèi)部。基帶數(shù)據(jù)的時(shí)鐘PDCLK由AD9957提供，最高支持250 MHz的并行數(shù)據(jù)時(shí)鐘，同時(shí)也是并行數(shù)據(jù)的采樣時(shí)鐘。系統(tǒng)中PDCLK工作在200 MHz。AD9957在TxENABLE的上升沿準(zhǔn)備接收第一個(gè)I字，在PDCLK的有效沿上，第一個(gè)I字被鎖存至器件，PDCLK的下一有效沿鎖存一個(gè)Q字，依次類(lèi)推。需要特別注意的是：確保向器件中送入偶數(shù)個(gè)數(shù)據(jù)，因?yàn)槠骷仨毑蹲降揭粋€(gè)I字和一個(gè)Q字，然后才能使接收到的數(shù)據(jù)沿著信號(hào)鏈處理。

    值得注意的是，AD9957的并行數(shù)據(jù)傳輸速度較高，容易發(fā)生調(diào)制數(shù)據(jù)時(shí)序問(wèn)題，會(huì)導(dǎo)致I／Q基帶數(shù)據(jù)相位不平衡等問(wèn)題，嚴(yán)重時(shí)，會(huì)導(dǎo)致調(diào)制數(shù)據(jù)錯(cuò)誤。因此，在進(jìn)行硬件設(shè)計(jì)時(shí)，需嚴(yán)格按照AD9957的并行數(shù)據(jù)傳輸時(shí)序要求操作，必要時(shí)在FPGA內(nèi)部對(duì)時(shí)序進(jìn)行優(yōu)化，以提高數(shù)字正交調(diào)制器的調(diào)制效果。

4 系統(tǒng)工作原理
    FPGA是系統(tǒng)的核心，F(xiàn)PGA從TLK1501中接收數(shù)據(jù)，經(jīng)過(guò)處理后，將有效數(shù)據(jù)送到AD9957并行數(shù)據(jù)輸入端口，由AD9957完成信號(hào)的恢復(fù)。
    系統(tǒng)中光纖的傳輸速率為1．2Gbit·s-1，在TLK1501中經(jīng)過(guò)10b／8b解碼后，其有效數(shù)據(jù)的傳輸速率為960 Mbit·s-1，經(jīng)過(guò)時(shí)鐘恢復(fù)，數(shù)據(jù)對(duì)齊后，轉(zhuǎn)換為16位并行數(shù)據(jù)輸出，等效并行傳輸速率為60 MHz，因此，F(xiàn)PGA需要為T(mén)LK1501提供60 MHz的配置時(shí)鐘。
    TLK1501中接收到了并行數(shù)據(jù)，在FPGA中需進(jìn)一步的處理，分離出幀命令字，提取有效數(shù)據(jù)，并進(jìn)行CRC校驗(yàn)，其信號(hào)處理流程如圖6所示。

    編解碼過(guò)程是面向字節(jié)，既需要將TLK1501接收到的每個(gè)16bit數(shù)據(jù)拆解成2Byte，再依次對(duì)每一個(gè)Byte進(jìn)行處理。因此，系統(tǒng)設(shè)計(jì)了一個(gè)乒乓操作，其操作過(guò)程下文將詳細(xì)敘述。在數(shù)據(jù)編碼時(shí)，采用了比特填充法，即將數(shù)據(jù)中出現(xiàn)的每個(gè)0X7E轉(zhuǎn)變成0X7D和0X5E，每個(gè)0X7D轉(zhuǎn)變成0X7D和0X5D。解碼過(guò)程是編碼的逆過(guò)程，即將數(shù)據(jù)中兩個(gè)連續(xù)出現(xiàn)的0X7D和0X5D還原成0X7E，將兩個(gè)連續(xù)出現(xiàn)的0X7D和0X5D還原成0X7D。
    循環(huán)冗余檢驗(yàn)碼，是一種檢出概率高、易于硬件實(shí)現(xiàn)的檢錯(cuò)碼。系統(tǒng)采用的CRC生成多項(xiàng)式為G(x)=，系統(tǒng)借助FPGA寄存器資源和并行處理數(shù)據(jù)時(shí)高速流水線優(yōu)勢(shì)，根據(jù)數(shù)學(xué)算法上的超前位計(jì)算原理，系統(tǒng)實(shí)現(xiàn)高速有效的CRC計(jì)算，很好地使資源和速度平衡。在CRC校驗(yàn)正確的情況下，進(jìn)行下一步處理。當(dāng)前幀輸出的前25 Byte為系統(tǒng)的控制字，最后的2 Byte為CRC校驗(yàn)的高8位和低8位，在此單獨(dú)分離出來(lái)，剩余的數(shù)據(jù)位為有效數(shù)據(jù)。
    在進(jìn)行數(shù)據(jù)緩存時(shí)，系統(tǒng)采用乒乓操作實(shí)現(xiàn)。提取出來(lái)的有效數(shù)據(jù)通過(guò)“輸入選擇”單元將數(shù)據(jù)流交替分配到兩個(gè)數(shù)據(jù)緩沖區(qū)，在本系統(tǒng)中，數(shù)據(jù)緩沖模塊采用雙口RAM實(shí)現(xiàn)。在第一個(gè)緩沖周期，將輸入的數(shù)據(jù)暫存到“雙口RAM1”，在第2個(gè)緩沖周期，通過(guò)“輸入選擇”單元的切換，將輸入的數(shù)據(jù)暫存到“雙口RAM2”，同時(shí)“雙口RAM1”中暫存的第1個(gè)周期數(shù)據(jù)通過(guò)“輸出選擇”單元的選擇，由AD9957控制邏輯按照時(shí)序要求并行輸出；在第3個(gè)緩沖周期通過(guò)“輸入選擇”單元的再次切換，將輸入的數(shù)據(jù)暫存到“雙口RAM1”，同時(shí)“雙口RAM2”暫存的第2個(gè)周期數(shù)據(jù)通過(guò)“輸出選擇”單元的切換，由AD9957控制邏輯時(shí)序要求并行輸出，如此循環(huán)。通過(guò)“輸入選擇”單元和“輸出選擇”單元按時(shí)鐘節(jié)拍、相互配合的切換，將經(jīng)過(guò)緩沖的數(shù)據(jù)流連續(xù)地送到“數(shù)據(jù)流運(yùn)算處理模塊”進(jìn)行運(yùn)算或處理，實(shí)現(xiàn)了對(duì)數(shù)據(jù)流進(jìn)行流水線式的處理，完成數(shù)據(jù)的無(wú)縫緩沖與處理。

5 測(cè)試結(jié)果
    在雷達(dá)中頻采集后，經(jīng)過(guò)預(yù)處理，得到寬帶為20 MHz的零中頻信號(hào)，并通過(guò)光線傳輸?shù)较到y(tǒng)中。FPCA通過(guò)合理的配置TLK1501和AD99 57，將接收到的數(shù)據(jù)上變頻到200 MHz。圖7為SignalTap邏輯分析儀采集到寬帶為20 MHz的零中頻信號(hào)時(shí)域波形圖，圖8為頻譜儀觀測(cè)到的AD9957在正交調(diào)制模式下的輸出結(jié)果，從輸出可以看出，信號(hào)中心頻率為200 MHz，信號(hào)的帶寬為20 MHz，從而驗(yàn)證了系統(tǒng)設(shè)計(jì)的正確性。

6 結(jié)束語(yǔ)
    系統(tǒng)以FPGA為核心，設(shè)計(jì)了一款高速、高性能的數(shù)字中頻接收和恢復(fù)系統(tǒng)。本設(shè)計(jì)具有以下特點(diǎn)：采用光纖通信技術(shù)，實(shí)現(xiàn)了數(shù)字信號(hào)的實(shí)時(shí)接收，具有傳輸誤碼率低、工作性能穩(wěn)定、抗干擾性強(qiáng)的優(yōu)點(diǎn)；采用DDS技術(shù)，實(shí)現(xiàn)了輸出高穩(wěn)定度的數(shù)字正交調(diào)制要求。FPGA較大的靈活性為系統(tǒng)的實(shí)現(xiàn)提供了保證，硬件結(jié)構(gòu)簡(jiǎn)單，功能清晰明了。但是，TLK1501依舊沒(méi)有把光線通信的優(yōu)勢(shì)充分體現(xiàn)，EP1AGX20CF48416內(nèi)部含有光纖收發(fā)器，若用FPGA內(nèi)部的光纖收發(fā)模塊，則可進(jìn)一步提高傳輸速率，改善系統(tǒng)的性能。