在進行FPGA設計時，有很多需要我們注意的地方。具有好的設計風格才能做出好的設計產品，這一點是毋庸置疑的。那么，接下來，小編就帶大家一起來看看，再進行FPGA設計時，我們都要注意哪些呢?

　　一.命名風格：

　　1不要用關鍵字做信號名;

　　2不要在中用VERILOG關鍵字做信號名;

　　3命名信號用含義;

　　4命名I/O口用盡量短的名字;

　　5不要把信號用高和低的情況混合命名;

　　6信號的第一個字母必須是A-Z是一個規(guī)則;

　　7使模塊名、實例名和文件名相同;

　　二.編碼風格

　　記住，一個好的代碼是其他人可以很容易閱讀和理解的。

　　1盡可能多的增加說明語句;

　　2在一個設計中固定編碼格式和統(tǒng)一所有的模塊，根從項目領導者定義的格式;

　　3把全部設計分成適合數(shù)量的不同的模塊或實體;

　　4在一個always/process中的所有信號必須相關;

　　5不要用關鍵字或一些經(jīng)常被用來安全綜合的語法;

　　6不要用復雜邏輯;

　　7在一個if語句中的所有條件必須相關;

　　三.設計風格

　　1強烈建議用同步設計;

　　2在設計時總是記住時序問題;

　　3在一個設計開始就要考慮到地電平或高電平復位、同步或異步復位、上升沿或下降沿觸發(fā)等問題，在所有模塊中都要遵守它;

　　4在不同的情況下用if和case;

　　5在鎖存一個信號或總線時要小心;

　　6確信所有寄存器的輸出信號能夠被復位/置位;

　　7永遠不要再寫入之前讀取任何內部存儲器(如SRAM)

　　8從一個時鐘到另一個不同的時鐘傳輸數(shù)據(jù)時用數(shù)據(jù)緩沖，他工作像一個雙時鐘FIFO;

　　9在VHDL中二維數(shù)組可以使用，它是非常有用的。在VERILOG中他僅僅可以使用在測試模塊中，不能被綜合;

　　10遵守register-in register-out規(guī)則;

　　11像synopsys的DC的綜合工具是非常穩(wěn)定的，任何bugs都不會從綜合工具中產生;

　　12確保FPGA版本與ASIC的版本盡可能的相似，特別是SRAM類型，若版本一致是最理想的;

　　13在嵌入式存儲器中使用BIST;

　　14虛單元和一些修正電路是必需的;

　　15一些簡單的測試電路也是需要的，經(jīng)常在一個芯片中有許多測試模塊;

　16除非低功耗不要用門控時鐘;

　　17不要依靠腳本來保證設計。但是在腳本中的一些好的約束能夠起到更好的性能(例如前向加法器);

　　18如果時間充裕，通過時鐘做一個多鎖存器來取代用MUX;

　　19不要用內部tri-state, ASIC需要總線保持器來處理內部tri-state;

　　20在top level中作pad insertion;

　　21選擇pad時要小心(如上拉能力，施密特觸發(fā)器，5伏耐壓等);

　　22小心由時鐘偏差引起的問題;

　　23不要試著產生半周期信號;

　　24如果有很多函數(shù)要修正，請一個一個地作，修正一個函數(shù)檢查一個函數(shù);

　　25在一個計算等式中排列每個信號的位數(shù)是一個好習慣，即使綜合工具能做;

　　26不要使用HDL提供的除法器;

　　27削減不必要的時鐘。它會在設計和布局中引起很多麻煩，大多數(shù)FPGA有1-4個專門的時鐘通道;

　　四.嚴格遵守

　　1、 禁止使用時鐘或復位信號作數(shù)據(jù)或使能信號，也不能用數(shù)據(jù)信號作為時鐘或復位信號，否則HDL 綜合時會出現(xiàn)時序驗證問題。

　　2、 同一個模塊中不建議同時使用上升沿和下降沿兩種邊沿觸發(fā)方式

　　3、 復位后，確保所有的寄存器必須被初始化，防止出現(xiàn)不可預測的狀態(tài)

　　4、 嚴禁模塊內部使用三態(tài)、雙向信號

　　在內部由于需要，要使用雙向信號時，如某sdram接口模塊有：inout sdram_bus，可以在頂層模塊中對此總線做拆分處理，分別為：sdram_in, sdram_out, sdram_en三個信號控制, 并在頂層進行雙向總線建模，如下示例代碼(13)：

　　assign sdram_in = sdram_bus;

　　assign sdram_bus = (sdram_en == 1’b1) ? sdram_out : ‘bz;

　　示例代碼13 雙向總線建模

　　5、 可綜合版本嚴禁使用延時單元(如： test_r <= #5 test)，清楚其他不可綜合的系統(tǒng)任務，如：讀寫文件

　　6、 建議時序邏輯中建議一致使用非阻塞賦值，組合邏輯中一致使用阻塞賦值

　　7、 在組合邏輯進程中，其敏感向量表中要包含所有要讀取的信號，防止仿真與綜合結果不一致，如示例代碼(14)

　　always @ (a or c) always @ (a or b or c)

　　begin begin

　　d1 = a & c; d1 = a & c;

　　d2 = b | c; d2 = b | c;

　　end end

　　糟糕的風格 良好的風格

　　此例的糟糕風格代碼中，仿真模型中過程快只對數(shù)據(jù)a、c敏感，而忽略了b，但在綜合模型中綜合結果是對a、b、c都敏感的，兩者的差異會導致仿真結果與綜合結果有可能不一致。分析如下:

　　當數(shù)據(jù)c與a、b同步(有固定的相位差)，且c的變化頻率平穩(wěn)且大于或等于a、b時則仿真結果與綜合結果是一致的，否則，就會造成仿真結果的錯誤，誤導我們對設計做出錯誤的判斷

　　8、 代碼中避免使用*、/等復雜的數(shù)學運算，在運算雙目中數(shù)據(jù)較大時，速度就會很慢，導致關鍵路徑，因而一般采用定制內核方式，實現(xiàn)上述的復雜運算。

　　9、 一個過程塊中只包括相關信號的操作，如示例代碼(15)

　　always @ () always @ ()

　　begin begin

　　//... //...

　　test1 <= test0; test1 <= test0;

　　test3 <= test2; end

　　end always @ ()

　　begin

　　//...

　　test3 <= test2;

　　end

　　糟糕的風格 良好的風格

　　10、 在FPAG中，所有時鐘，以及高負載信號應約束到全局時鐘管腳

　　11、 在FPAG中，禁止使用門控時鐘(示例代碼16)、行波時鐘

　　assign clk50m_ctl = clk_50m_en & clk50m;或

　　always @ (posedge clk50m)

　　begin

　　clk50m_ctl <= clk_50m_en & clk50m;

　　end

　　示例代碼16 門控時鐘

　　12、 在FPGA中如果需要對時鐘分頻，必須采用 FPGA自帶PLL(Altera)/DLL(Xilinx)進行分頻

　　13、 禁止在例化時的端口連接上使用組合邏輯

　　14、 所有pin腳輸入數(shù)據(jù)必須經(jīng)過一級寄存，濾除毛刺，確保數(shù)據(jù)的穩(wěn)定性以及保證建立時間(Tst)

　　15、 所有pin腳輸出數(shù)據(jù)必須經(jīng)過一級寄存，確保下游器件的數(shù)據(jù)保持時間Th頂層只允許存在例化，不允許有功能代碼
 

五.強烈建議

　　1、 聲明多位的變量(寄存器)時，使用由高到的的方式：reg [31:0] addr;

　　2、 聲明寄存器組時，寄存器的位數(shù)由高到低，維數(shù)由低到高： reg [32-1:0] mem [0:15]

　　3、 if -else嵌套不超過7層，case語句要有保護語句default

　　4、 在verilog語法中， if...else if ... else 語句是有優(yōu)先級的，一般說來第一個if的優(yōu)先級最高，最后一個else的優(yōu)先級最低。如果描述一個編碼器，在XILINX的XST綜合參數(shù)就有一個關于優(yōu)先級編碼器硬件原語句的選項Priority Encoder Extraction.而case語句是"平行"的結構，所有的case的條件和執(zhí)行都沒有“優(yōu)先級”。而建立優(yōu)先級結構會消耗大量的組合邏輯，所以如果能夠使用case語句的地方，盡量使用case替換if...else結構。

　　5、 在無明確要生成鎖存器時，要寫完整的選擇分支，避免產生鎖存器

　　6、 采用2段式或3段式FSM做設計，盡量避免采用1段式

　　7、 建議模塊所有輸入信號經(jīng)過一級寄存器，縮短組合邏輯路徑

　　8、 一行程序以小于80 字符為宜，不要寫得過長

　　在例化時(即不同模塊的端口綁定)，盡量使用名字關聯(lián)，不要使用位置聯(lián)。這樣有利于調試和增加代碼的易讀性。

　　六.推薦使用

　　1、 盡量使用無路徑的“include”命令行; HDL應當與環(huán)境無關，如示例代碼(17)：

　　`include “../mem_map.inc” `include “mem_map.inc”

　　示例代碼15 糟糕的風格 示例代碼15良好的風格

　　2、 在不同的層級上使用統(tǒng)一的信號名;容易跟蹤信號，網(wǎng)表調試也容易

　　3、在頂層文件模塊中，在開始的時間標度命令中寫 “timescale 1ns/10ps”; 子模塊就不要寫了。便于統(tǒng)一修改。綜合時，也容易注釋掉。
 

【編輯總結】：好了，說到這里，想必大家對我們的FPGA設計風格和必知事項已經(jīng)有了一定的了解了。學以致用，那么接下來的話，就要將這些規(guī)則應用到我們的實踐之中。希望感興趣的你們在看完這篇文章后，能夠自己去實踐實踐，加深印象。