摘　要：給出了采用CPLD的水輪發(fā)電機(jī)組轉(zhuǎn)速監(jiān)控系統(tǒng)的設(shè)計(jì)原理和VHDL的語言描述，該設(shè)計(jì)具有結(jié)構(gòu)簡單、成本低和抗干擾性能強(qiáng)等特點(diǎn)。

1　概　述

轉(zhuǎn)速數(shù)據(jù)是水輪發(fā)電機(jī)組運(yùn)行狀況的重要標(biāo)志之一。準(zhǔn)確地測量機(jī)組的轉(zhuǎn)速并根據(jù)轉(zhuǎn)速的變化及時(shí)地進(jìn)行各種必要的控制操作，以保證水輪發(fā)電機(jī)組正常、安全運(yùn)行，是該監(jiān)控裝置應(yīng)完成的功能。

目前，國內(nèi)水電站使用的大多是永磁發(fā)電機(jī)加電壓繼電器式、機(jī)械式等舊式轉(zhuǎn)速信號器，存在結(jié)構(gòu)復(fù)雜、測量精度低、工作可靠性差等缺點(diǎn)。本文所述的水輪發(fā)電機(jī)組轉(zhuǎn)速監(jiān)控系統(tǒng)是采用CPLD(ComplexProgrammable Logic Device)及少量的接口器件構(gòu)成的，系統(tǒng)的功能結(jié)構(gòu)描述采用VHDL(Very HighSpeed Integrated Circuit Hardware DescriptionLanguage)。由于采用的CPLD芯片能夠高密度、高速度、高性能地實(shí)現(xiàn)復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)，使硬件設(shè)計(jì)大大簡化。具有設(shè)計(jì)硬件結(jié)構(gòu)簡單、測量精度高、抗干擾能力強(qiáng)等特點(diǎn)。

2　設(shè)計(jì)原理

硬件結(jié)構(gòu)如圖1所示。CPLD芯片是整個(gè)系統(tǒng)設(shè)計(jì)的核心器件。

2.1　轉(zhuǎn)速傳感器

本設(shè)計(jì)中的轉(zhuǎn)速傳感器采用光電式脈沖編碼器，與待測發(fā)電機(jī)主軸同軸相連。傳感器上均勻分布有60個(gè)感光孔，使轉(zhuǎn)速為n的水輪發(fā)電機(jī)，每分鐘有60n個(gè)脈沖輸出，即每秒有n個(gè)脈沖，故可以通過對傳感器的輸出脈沖頻率fp的測量得到水輪發(fā)電機(jī)的轉(zhuǎn)速值n(脈沖頻率fp與轉(zhuǎn)速n在數(shù)值上相等)。

2.2　輸入電路

輸入電路由施密特觸發(fā)器和光電耦合器件構(gòu)成，對光電傳感器的輸出脈沖信號進(jìn)行整形放大，并實(shí)現(xiàn)光電傳感器與CPLD的輸入隔離，提高系統(tǒng)的工作可靠性。

2.3　CPLD芯片

由于所有的Altera系列器件都使用CMOS處理工藝，與雙極型工藝相比，具有功耗更低、可靠性更FLEX10K系列CPLD芯片。

FLEX(Flexible Logic ElementMatrix，可更改邏輯單元陣列)10K系列器件是嵌入式PLD產(chǎn)品，每個(gè)FLEX10K器件包含一個(gè)嵌入式陣列和一個(gè)邏輯陣列。嵌入式陣列由一些嵌入式陣列塊(EAB)組成，用于實(shí)現(xiàn)各種復(fù)雜的邏輯功能。邏輯陣列由邏輯陣列塊組成，用于實(shí)現(xiàn)通用邏輯。FLEX10K器件采用可重構(gòu)的CNOSSRAM單元，其結(jié)構(gòu)集成了實(shí)現(xiàn)通用多功能門陣列所需的全部特征，器件容量可達(dá)1萬～25萬門。具有功耗低(多數(shù)器件在靜態(tài)模式下電流小于0.5 mA)、互連方式靈活、支持多電壓I/O接口等特點(diǎn)，能夠高密度、高速度、高性能地將整個(gè)系統(tǒng)集成于單個(gè)器件中。表1提供了FLEX10K系列典型器件的特性。

考慮本系統(tǒng)的性能、經(jīng)濟(jì)性等因素，選用EPF10K10器件完全能滿足設(shè)計(jì)要求。

2.4　轉(zhuǎn)速顯示部分

由于水輪發(fā)電機(jī)組的轉(zhuǎn)速一般在3 000 rpm左右，所以用4個(gè)共陰極七段LED數(shù)碼管構(gòu)成水輪發(fā)電機(jī)組的4 b轉(zhuǎn)速數(shù)字顯示電路。

2.5　控制繼電器組

由于水輪發(fā)電機(jī)組的轉(zhuǎn)速過低或過高都會(huì)影響發(fā)電系統(tǒng)正常、安全地工作，因此需相應(yīng)的驅(qū)動(dòng)報(bào)警電路和控制電路來保障其工作速度在允許的范圍內(nèi)。

轉(zhuǎn)速的上、下限值設(shè)定可根據(jù)實(shí)際機(jī)組的需要從CPLD的I/O功能引腳預(yù)置輸入，應(yīng)用VHDL語言描述，將CPLD測得的轉(zhuǎn)速值與預(yù)置值比較，超限即送出信號到控制繼電器組，使相應(yīng)的繼電器動(dòng)作，驅(qū)動(dòng)相應(yīng)的報(bào)警電路和控制電路工作。

3　CPLD的配置

本設(shè)計(jì)中選用的CPLD芯片內(nèi)部采用SRAM存儲(chǔ)配置數(shù)據(jù)。由于SRAM的數(shù)據(jù)是易失的，每次系統(tǒng)上電時(shí)，必須用配置芯片對其進(jìn)行配置，只有在配置正確的情況下，系統(tǒng)才能正常工作。因此常采用CPLD器件以外的EPROM，E2PROM或FLASHROM等非易失存儲(chǔ)器作為配置芯片，保存配置數(shù)據(jù)。常用的配置芯片分為一次編程型和可擦除型2種。目前，在可編程邏輯器件的開發(fā)階段多采用可擦寫的配置芯片，例如EPC2LC20，最終產(chǎn)品采用不可擦寫的配置芯片，例如EPC1441PC8。但可擦除型芯片價(jià)格昂貴且擦寫次數(shù)有限(100次左右)，因此勢必增加產(chǎn)品的開發(fā)成本。

本次設(shè)計(jì)中采用單片機(jī)與外部串行E2PROM進(jìn)行被動(dòng)串行(PS)方式配置，組成配置板來替代一次編程型和可擦除型配置芯片。把配置板插在PS方式下載線的10針插頭上，將把配置管腳與單片機(jī)的I/O端口相連，對單片機(jī)編程仿真PS方式配置時(shí)序，將配置數(shù)據(jù)存入外部E2PROM。由于不同的系統(tǒng)采用的電壓不同，所以要求所選取的單片機(jī)和串行E2PROM必須支持多電壓工作。本設(shè)計(jì)選用MSP430系列的F1121型單片機(jī)，他是一種FLASH型超低功耗16 b單片機(jī)，20個(gè)管腳，表貼封裝(SMT)，體積非常小，內(nèi)部資源豐富，具有數(shù)控晶振，看門狗定時(shí)器，3個(gè)捕捉/比較寄存器的16 b定時(shí)器，2個(gè)具有中斷功能的8 b并行端口，4 kBROM，256 BRAM。不用附加任何外圍電路即可工作，有效地節(jié)省了配置電路板的面積。F1121單片機(jī)支持多電壓工作，可以使配置板適應(yīng)不同的工作電壓。F1121的FLASH型主存儲(chǔ)器，通過JTAG控制器可以實(shí)現(xiàn)程序代碼的下載，實(shí)現(xiàn)運(yùn)行控制和在系統(tǒng)編程。

4　系統(tǒng)功能的VHDL描述

本系統(tǒng)的頂層設(shè)計(jì)由3個(gè)子模塊組成，頂層設(shè)計(jì)圖如圖2所示。

下面給出測速模塊和7段譯碼模塊的VHDL描述，至于上下限比較模塊，可根據(jù)預(yù)置值及具體的控制需要，編制相應(yīng)的VHDL程序，使模塊輸出要求的控制信號。

4.1　測速模塊

模塊說明：fp為光電傳感器的輸出脈沖，reset是8復(fù)位端子，speed0，speed1，speed2，speed3分別為脈沖計(jì)數(shù)的個(gè)位、十位、百位、千位的BCD碼輸出，c1，c2，c3分別為個(gè)位向十位、十位向百位、百位向千位的進(jìn)位。

4.2　7段譯碼模塊

模塊說明：speed0，speed1，speed2，speed3分別為脈沖計(jì)數(shù)的個(gè)位、十位、百位、千位的BCD碼輸出，作為7段譯碼模塊的輸入，segcode0，segcode1，segcode2，segcode3分別為個(gè)位、十位、百位、千位的7段字段碼輸出。

7段譯碼模塊的VHDL語言描述如下：

5　結(jié)　語

本設(shè)計(jì)的VHDL程序在Altera公司的MAX+PLUSⅡ(Multiple Array Matrix and ProgrammableLogic User System)CPLD設(shè)計(jì)開發(fā)工具上進(jìn)行編譯仿真，較好地完成了設(shè)計(jì)要求的功能。

在本系統(tǒng)的設(shè)計(jì)中，由于CPLD及EDA開發(fā)工具的使用，大大簡化了硬件電路，降低了產(chǎn)品成本，縮短了設(shè)計(jì)周期，提高了系統(tǒng)的可靠性和靈活性。