摘要：隨著物聯(lián)網(wǎng)技術的發(fā)展，硬件間的相互通信速度要求越來越快。文中給出了采用Verilog HDL語言以有限狀態(tài)機的形式，在FPGA中實現(xiàn)對帶寄存器尋址的SP[接口控制的方法：同時介紹了通過SPI接口的結構和工作原理，提出了所設計的SPI接口要求，并通過Modelsim SE 6．5仿真軟件進行了仿真實驗，得到了符合設計要求的仿真波形，且在FPGA開發(fā)板上得到了正確驗證，證明該設計可應用于帶寄存器尋址的SPI接口配置。
關鍵宇：物聯(lián)網(wǎng)；Verilog HDL；FPGA；有限狀態(tài)機；SPI

0 引言
    SPI(Serial Peripheral Interface，串行外圍接口)總線是一種高速全雙工同步串行通信接口，可以實現(xiàn)CPU與各種外圍設備(如FLAS、LCD顯示驅動器、網(wǎng)絡控制器、AD轉換器、DA轉換器和其他CPU等)以串行方式進行通信以交換信息。相比于I2C接口和UART等其他串行接口，一般情況下，SPI接口的數(shù)據(jù)傳輸速度最快，可以達到幾個Mb／s。I2C接口由于是二線協(xié)議速度，很難超過1 Mb／s；UART工作在方式0(8位移位寄存器)時，時鐘速度為系統(tǒng)時鐘的1／12，而SPI接口時鐘速度一般為系統(tǒng)時鐘的1／4。本文給出了采用Verilog HDL語言，以FPGA為控制器設計的一種帶寄存器尋址的SPI接口的設計方法。

1 SPI總線結構和工作原理
    SPI總線一般使用四條信號線，以主／從模式工作，這種模式通常有一個主設備和多個從設備。數(shù)據(jù)傳輸過程由主機初始化。它是一種環(huán)形總線結構，結構框圖如圖1所示。SPI總線使用的四條信號線分別為SCLK、MOSI、MISO和CS。其中，SCLK為串行時鐘線，用來同步數(shù)據(jù)傳輸，由主機產(chǎn)生；MOSI是主機輸出，從機輸入數(shù)據(jù)線；MISO是主機輸入，從機輸出數(shù)據(jù)線；CS是從機選擇線，由主機控制輸出。

    CS用于表示控制芯片是否被選中，即只有CS有效時(高電平或低電平)，對此芯片的操作才有效，從而在同一總線上連接多個SPI接口設備成為可能。當SPI從機被選中時，在SPI主機輸出SCLK的控制下，SPI主機通過MOSI引腳發(fā)送數(shù)據(jù)，SPI從機通過MOSI接收數(shù)據(jù)，或者SPI從機通過MISO引腳發(fā)送數(shù)據(jù)，SPI主機通過MISO引腳接收數(shù)據(jù)。
    SPI總線通過時鐘極性(CPOL)和時鐘相位(CPHA)兩個控制位來配置其工作方式及其接口數(shù)據(jù)傳輸時序。SPI總線工作時序圖如圖2所示。C POL用來控制SCLK的空閑狀態(tài)電平。當CPOL=0時，SCLK的空閑狀態(tài)為低電平；當CPOL=1時，SCLK的空閑狀態(tài)為高電平。CPHA用來控制采樣數(shù)據(jù)的時刻。當CPHA=0時，在SCLK從空閑狀態(tài)跳變的第一個時沿(上升或下降)數(shù)據(jù)被采樣；當CPHA=1時，在SCLK從空閑狀態(tài)跳變的第二個時沿數(shù)據(jù)被采樣。

    SPI總線工作原理：假定CPOL=0，CPHA=1。當要傳輸數(shù)據(jù)時，SPI主機控制CS輸出有效電平，SCLK輸出時鐘信號，SPI總線處于工作狀態(tài)。當SCLK第一個時沿(上升沿)來的時候，SPI主機的8位移位寄存器將最高位(MSB)的數(shù)據(jù)移出，并將剩余的數(shù)據(jù)分別左移一位，這時MOSI線上電平為剛移出MSB代表的電平；同時SPI從機的8位移位寄存器將最高位的數(shù)據(jù)移出，并將剩余的數(shù)據(jù)分別左移一位，而MISO線上電平為剛移出MSB代表的電平。然后當?shù)诙r沿(下降沿)到來的時候，SPI主機的8位移位寄存器將鎖存MISO線上的電平，并將其移入最低位(LSB)：同時SPI從機的8位移位寄存器將鎖存MOSI線上的電平，并將其移入最低位。經(jīng)過8個SCLK時鐘周期后，兩個移位寄存器就實現(xiàn)了數(shù)據(jù)交換，即完成了一次SPI接口時序，然后SPI總線重新回到空閑狀態(tài)，從而SPI主機和SPI從機之間實現(xiàn)全雙工通信。

2 SPI總線協(xié)議設計和軟件實現(xiàn)
    本文采用Verilog HDL語言以同步有限狀態(tài)機(FSM)的設計方法，實現(xiàn)了一種4線制全雙工的SPI總線。通過SPI主機訪問SPI從機的控制寄存器，實現(xiàn)SPI主機和SPI從機間的SPI總線協(xié)議通信。
2．1 SPI總線協(xié)議
    設計的SPI總線時序要求：當CS為低電平時，MOSI線和MISO線上數(shù)據(jù)傳輸有效。數(shù)據(jù)傳輸由SCLK控制，每次數(shù)據(jù)傳輸開始于SCLK的下降沿。每個輸出的數(shù)據(jù)位在SCLK上升沿被采樣。1 b讀／寫位實現(xiàn)SPI主機對SPI從機的讀操作和寫操作。1 b的保留位用作擴展。6 b地址是所要訪問的SPI從機控制寄存器的地址。8 b數(shù)據(jù)是寫入或讀取SPI從機指定地址的控制寄存器的內(nèi)容。寫操作和讀操作時序圖如圖3所示。

2．2 SPI接口軟件實現(xiàn)
    在設計中，采用100 MHz的FPGA內(nèi)部時鐘FPGA_CLK，而輸出的SPI接口時鐘SCLK為25 MHz。SPI主機控制SPI從機實現(xiàn)讀操作和寫操作的主模式程序流程圖如圖4所示。

    在寫時序和讀時序中可使用同步有限狀態(tài)機(FSM)實現(xiàn)其設計，其狀態(tài)轉移圖如圖5所示。Idle為空閑狀態(tài)時，將檢測寫使能信號Write_ En和讀使能信號Read_En。

    當Write_En有效時，進入寫操作時序狀態(tài)。在FPGA_CLK時鐘上升沿的控制下，由Idle狀態(tài)進入SI狀態(tài)，再進入S2狀態(tài)，接著進入S3狀態(tài)。從S3狀態(tài)開始，有限狀態(tài)機進入16次循環(huán)狀態(tài)，循環(huán)經(jīng)過S3、S4、S5和S6狀態(tài)。在S3狀態(tài)時，SPI主機SCLK輸出低電平，CS輸出低電平，MOSI輸出SPI主機16位移位寄存器的最高位，而移位寄存器左移一位，最低位補0；在S4狀態(tài)時，SPI主機SCLK、CS和MOSI輸出保持；在S5狀態(tài)時，SPI主機SCLK輸出高電平，CS和MOSI輸出保持，16位移位寄存器的最低位鎖存MISO上的電平；在S6狀態(tài)時，SPI主機SCLK、CS和MOSI輸出保持。當16次循環(huán)結束時，SPI主機MOSI有效輸出和MISO有效輸入也分別結束。有限狀態(tài)機依次進入S17、S18、S19、S20，最后回到Idle狀態(tài)，寫操作時序結束。
    當Read_En有效時，進入讀操作時序狀態(tài)。由Idle狀態(tài)進入S7狀態(tài)，再進入S8狀態(tài)，接著進入S9狀態(tài)。從S9狀態(tài)開始，有限狀態(tài)機進入8次循環(huán)狀態(tài)，循環(huán)經(jīng)過S9、S10、S11和S12狀態(tài)。在S9狀態(tài)時，SPI主機SCLK輸出低電平，CS輸出低電平，MOSI輸出SPI主機16位移位寄存器的最高位，而移位寄存器左移一位，最低位補移位寄存器的最高位數(shù)據(jù)；在S10狀態(tài)時，SPI主機SCLK、CS和MOSI輸出保持；在S11狀態(tài)時，SPI主機SCLK輸出高電平，CS和MOSI輸出保持；在S12狀態(tài)時，SPI主機SCLK、CS和MOSI輸出保持。當8次循環(huán)結束時，SPI主機MOSI有效輸出結束，而MISO開始有效輸入。從S13狀態(tài)開始，有限狀態(tài)機進人下一個8次循環(huán)狀態(tài)，循環(huán)經(jīng)過S13、S14、S15和S16狀態(tài)。在S13狀態(tài)，SPI主機SCLK、CS和MOSI輸出低電平，16位移位寄存器左移一位，最低位補0；在S14狀態(tài)時，SCLK、CS和MOSI輸出保持；在S15狀態(tài)時，SPI主機SCLK輸出高電平，CS和MOSI輸出保持，16位移位寄存器的最低位鎖存MISO上的電平；在S16狀態(tài)時候，SCLK、CS和MOSI輸出保持。當8次循環(huán)結束時，SPI主機MISO有效輸入結束。有限狀態(tài)機依次進入S17、S18、S19、S20，最后回到Idle狀態(tài)，讀操作時序結束。

3 SPI接口設計的仿真和綜合
    根據(jù)上述SPI主機接口的設計方案，可采用Altera公司的Quartus II 8．1軟件對其進行Verilog編程，并在Modelsim SE 6．5軟件中進行時序仿真。SPI接口寫操作和寫操作時序仿真圖如圖6所示?？梢钥闯?，當Write_En為高電平時，將1 b讀／寫位、1 b保留位、6 b地址和8 b數(shù)據(jù)送入SPI主機串行發(fā)送緩沖器中?；蛘弋擱ead_En為高電平時，將1 b讀／寫位、1 b保留位和6 b地址分別送入SPI主機串行發(fā)送緩沖器的高8位和低8位中。當下一個FPGA_CLK時鐘的上升沿到來時，將SPI主機串行發(fā)送緩沖器的內(nèi)容送入SPI主機16 b移位寄存器中，接著在FPGA_ CLK時鐘的控制下，進入正常的SPI接口寫操作或讀操作時序過程。當CS為高電平時，產(chǎn)生SPI串行通信結束提示信號SPI_Done_Sig，并將從MISO接收的數(shù)據(jù)送入SPI串行接收緩沖器。

    從以上仿真結果可以看出，本設計可以滿足SPI總線協(xié)議的設計要求，且該SPI模塊功能是可以正常工作的。在Quartus II 8．1中完成該模塊的綜合并下載到FPGA開發(fā)板上進行驗證。結果表明，本設計可以實現(xiàn)FPGA芯片和從設備間的同步串行通信。

4 結語
    本文用Verilog HDL語言以有限狀態(tài)機的形式設計了一種符合SPI總線規(guī)范的主機模塊，并在仿真軟件Modelsim SE 6．5中進行了仿真，得到的仿真波形符合設計要求。同時，通過在Quartus II 8．1中進行綜合并下載到FPGA芯片中實現(xiàn)了SPI接口功能，也驗證了設計的正確性。該接口可實現(xiàn)SPI主機和帶指定地址控制寄存器的SPI從機間的同步串行通信，具有一定的實用價值。