在一個系統(tǒng)中添加多個安全數(shù)字 (SD) 器件的需求日益增長。然而，大多數(shù)主機(jī)器件(如 Intel PXA270、TI OMAP和Qualcomm MSM處理器)都只提供一個SD接口。幸運的是，使用復(fù)雜可編程邏輯器件(CPLD)即可使主機(jī)器件支持任意數(shù)量的SD器件。本文詳細(xì)講述一種基于可縮放自動偵測雙向多路復(fù)用器的設(shè)計。

圖1所示為通用的CPLD使用模型，可以為僅自帶一個SD接口的給定主機(jī)器件集成任意數(shù)量的SD端口。 CPLD處于主機(jī)控制器和SD器件之間。這樣，CPLD便起到雙向多路復(fù)用器的作用，使主機(jī)器件能夠與選定的任意SD器件通信。更重要的是，這種設(shè)計沒有方向控制引腳，也就是說CPLD自動檢測數(shù)據(jù)流方向。

圖1 用CPLD增加SD端口

這種實現(xiàn)方法極其靈活且可縮放，允許隨意增減SD端口數(shù)量，還支持SPI模式、1位數(shù)據(jù)模式和 4 位數(shù)據(jù)模式中任一種定義的SD卡模式。

在此類應(yīng)用中使用CPLD器件，主要目的是為主機(jī)控制器提供更多的SD端口，同時在主機(jī)器件與SD卡之間實現(xiàn)電平轉(zhuǎn)換和邏輯隔離。圖1所示為主機(jī)器件是 1.8V而 SD器件是3.3V的情形。業(yè)界最新CPLD的待機(jī)電流微不足道，而動態(tài)功耗極低。因此，在系統(tǒng)中集成一個復(fù)雜可編程邏輯器件不會顯著影響功率預(yù)算。

符合SDA規(guī)范

根據(jù)SDA(安全數(shù)字協(xié)會)規(guī)范，一條SD總線只能支持一個SD器件。時鐘引腳可以共用，但DAT[3:0]和CMD線則必須由每個SD器件獨占，如圖2所示。

圖2 SD系統(tǒng)總線拓?fù)浣Y(jié)構(gòu)

此參考設(shè)計完全符合SDA規(guī)范。下面介紹當(dāng)使用只有一條總線的控制器支持任意數(shù)量的SD 器件時如何滿足上述要求。

CPLD設(shè)計

圖 3 所示為用此設(shè)計實現(xiàn)兩個SD器件共用同一SD主機(jī)接口時的典型用法。從概念上講，可以將這種設(shè)計視為和用作雙向多路復(fù)用器。主機(jī)器件通過“選擇”信號控制 CPLD，從而指示與哪個SD器件通信。一旦選中某個SD器件，CPLD器件中的邏輯便自動檢測數(shù)據(jù)流的方向，并且讓數(shù)據(jù)相應(yīng)流動(從主機(jī)器件流向SD 卡，或者從SD卡流向主機(jī)器件)。此設(shè)計不需要方向控制引腳，因此使用方便。

圖3 模塊級圖：雙向多路復(fù)用器

當(dāng)多路復(fù)用器相應(yīng)切換時，主機(jī)器件可分別訪問各SD器件，而不會影響另一SD器件的狀態(tài)。如果主機(jī)器件和SD器件都未驅(qū)動數(shù)據(jù)，則CPLD讓系統(tǒng)處于默認(rèn)的呈弱上拉狀態(tài)的高阻抗。此電路的主要用途是加強(qiáng)主機(jī)器件的SD能力，但也可用此電路提供電平轉(zhuǎn)換和/或邏輯隔離。

實現(xiàn)細(xì)節(jié)

圖 4所示為1:2雙向多路復(fù)用器設(shè)計的實際邏輯電路，該設(shè)計可用VHDL語言描述。在初始或空閑狀態(tài)下，主機(jī)器件和SD卡應(yīng)處于呈弱上拉狀態(tài)的高阻抗。因此，圖4中的電路設(shè)計成對 CPLD的輸出緩沖器進(jìn)行三態(tài)控制，從而使外部上拉電阻起作用。寄存器A (A_REG)和寄存器B (B_REG)都設(shè)計成在上電時初始化為邏輯“0”。

圖4 兩個SD器件的SD多路復(fù)用器電路

通過向 CPLD 輸入“選擇”信號來選擇SD卡。當(dāng)“選擇”信號為邏輯“0”時選擇SD1，而當(dāng)“選擇”信號為邏輯“1”時選擇SD2器件。為電路敘述簡明起見，我們假設(shè)在以下討論中主機(jī)器件只選擇與SD1通信。

此設(shè)計的自動方向控制方面的實現(xiàn)方式為：當(dāng)主機(jī)器件與SD1器件二者之一置為低時啟動事務(wù)。例如，如果主機(jī)器件準(zhǔn)備向 SD1 器件傳送數(shù)據(jù)，則主機(jī)器件通過將A側(cè)置為低來開始傳送。在置為低時，電路中的邏輯檢測到置低的下降沿，并且通過啟用“B”輸出緩沖器置為有效來響應(yīng)，而 “A”輸出緩沖器仍保持無效狀態(tài)。尤其是當(dāng)A置為低時，會向A_REG的時鐘輸入傳送一個上升沿。繼時鐘控制之后，A_REG的Q輸出變?yōu)檫壿?ldquo;1”，從而阻止B_REG接收時鐘控制事件。當(dāng)A變?yōu)榈蜁r，邏輯門B1在A_REG時鐘控制與觸發(fā)的同時輸出一個邏輯“1”。這樣便可啟用“B”輸出緩沖器，而B 最終會跟隨A置為低。

反之，當(dāng)A從低轉(zhuǎn)為高時，邏輯門B1輸出一個低信號，對B輸出緩沖器進(jìn)行三態(tài)控制。這樣便通過外部上拉電阻強(qiáng)制B變?yōu)楦?。一旦A側(cè)和B側(cè)都變?yōu)楦撸瑒tA_REG和B_REG 復(fù)位到0。此過程無限次重復(fù)。當(dāng)SD1要向主機(jī)器件傳送數(shù)據(jù)時，情況相反。另外，如果主機(jī)器件準(zhǔn)備與SD2器件通信，則電路的“選擇”信號輸入置為邏輯 “1”，其事件順序與上述相似。

設(shè)計驗證

1 仿真結(jié)果

對于此電路，用ModelSim進(jìn)行了廣泛的功能和時序仿真，測試激勵已經(jīng)包括在VHDL 下載中。圖5所示為部分仿真結(jié)果。

在圖5的第一部分中，“選擇”信號輸入保持為低。白色虛線指示“弱1”狀態(tài)，換言之就是表示上拉狀態(tài)。在第一個事務(wù)中，主機(jī)器件嘗試向SD1傳送數(shù)據(jù)，SD1隨即響應(yīng)。緊接著，SD1器件嘗試向主機(jī)器件傳送數(shù)據(jù)，主機(jī)器件隨即響應(yīng)。當(dāng)“選擇”信號輸入置為低時，會發(fā)生類似事件。主機(jī)器件向SD2器件傳送數(shù)據(jù)，然后SD2器件向主機(jī)器件傳送數(shù)據(jù)。

2 硬件結(jié)果

Xilinx 制作了一塊SD多路復(fù)用器演示板，并用該電路板驗證了此雙向多路復(fù)用設(shè)計。圖 6 所示為該演示板，在中間位置有一個CoolRunner-II XC2C32A CPLD。沿該板的上邊緣是兩個SD卡插槽。該板的最下部分是依照SD卡的實際尺寸設(shè)計的。圖7所示為插在USB SD卡讀卡器中的演示板。無論是第一張卡還是第二張卡，XC2C32A都能使PC與之完美地通信。

圖6 Xilinx SD多路復(fù)用器演示板

圖7 插在USB SD卡讀卡器中的Xilinx演示板

器件資源占用率

表 1 列出了各種實現(xiàn)的器件資源占用率統(tǒng)計數(shù)據(jù)。如SDA規(guī)范中所述，SD卡有三種定義的信令模式，即SPI模式、1位數(shù)據(jù)傳輸模式和4位數(shù)據(jù)傳輸模式。此設(shè)計可輕松地適用于任意一種選定模式。該設(shè)計還允許使用任意數(shù)量的 SD 擴(kuò)展端口，默認(rèn)的VHDL代碼設(shè)置為兩個端口。

電壓和電流考慮事項

SDA 規(guī)范對SD卡規(guī)定了嚴(yán)格的電壓和電流要求。可編程邏輯器件功耗極低并且具有 I/O分組等功能，因此非常適合這種應(yīng)用。I/O可以配置成 1.5V、1.8V、2.5V或3.3V，因此可以連接任何SD器件。CPLD還包含I/O組，因而具有在處理器與SD卡之間進(jìn)行電壓轉(zhuǎn)換的功能。

現(xiàn)有復(fù)雜可編程邏輯器件的極低功耗特性使待機(jī)工作電流低達(dá) 15μA。在系統(tǒng)中增加一個低功耗CPLD對電流預(yù)算影響甚微。

結(jié)論

隨著SD器件的推廣，將越來越需要用主機(jī)控制器支持多個SD器件。本文針對這一問題提供了一種經(jīng)過驗證的解決方案。此解決方案讓設(shè)計人員能夠靈活地選擇在一個系統(tǒng)中實現(xiàn)兩個或更多SD器件。