MAX+plus Ⅱ是美國Altera公司的一種EDA軟件，用于開發(fā)CPLD和FPGA進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)。用圖形輸入方式和文本輸入方式設(shè)計(jì)了一模60計(jì)數(shù)器，介紹了數(shù)字系統(tǒng)設(shè)計(jì)的一般方法和過程，揭示了其在數(shù)字系統(tǒng)中的重要作用。

EDA(ElectrONic Design Automation)即電子設(shè)計(jì)自動(dòng)化技術(shù)，是指以計(jì)算機(jī)為基本工作平臺(tái)，把應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)融合在一個(gè)電子CAD通用軟件包中，輔助進(jìn)行三方面的電子設(shè)計(jì)工作，即集成電路設(shè)計(jì)、電子電路設(shè)計(jì)以及PCB設(shè)計(jì)?？傊?，EDA技術(shù)的基本特征是采用具有系統(tǒng)仿真和綜合能力的高級(jí)語言描述。它一般采用自頂向下的模塊化設(shè)計(jì)方法。但是由于所設(shè)計(jì)的數(shù)字系統(tǒng)的規(guī)模大小不一，且系統(tǒng)內(nèi)部邏輯關(guān)系復(fù)雜，如何劃分邏輯功能模塊便成為設(shè)計(jì)數(shù)字系統(tǒng)的最重要的任務(wù)。

MAX+plus Ⅱ簡介

MAX+plus Ⅱ是一種與結(jié)構(gòu)無關(guān)的全集成化設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能對(duì)Altera的各種CPLD系列方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。MAX+plus Ⅱ開發(fā)系統(tǒng)具有強(qiáng)大的處理能力和高度的靈活性。其主要優(yōu)點(diǎn)：與結(jié)構(gòu)無關(guān)、多平臺(tái)、豐富的設(shè)計(jì)庫、開放的界面、全集成化、支持多種硬件描述語言(HDL)等。

設(shè)計(jì)流程

數(shù)字系統(tǒng)的設(shè)計(jì)采用自頂向下、由粗到細(xì)，逐步分解的設(shè)計(jì)方法，最頂層電路是指系統(tǒng)的整體要求，最下層是具體的邏輯電路的實(shí)現(xiàn)。自頂向下的設(shè)計(jì)方法將一個(gè)復(fù)雜的系統(tǒng)逐漸分解成若干功能模塊，從而進(jìn)行設(shè)計(jì)描述，并且應(yīng)用EDA軟件平臺(tái)自動(dòng)完成各功能模塊的邏輯綜合與優(yōu)化，門級(jí)電路的布局，再下載到硬件中實(shí)現(xiàn)設(shè)計(jì)。利用MAX+plus II進(jìn)行電路設(shè)計(jì)的一般流程如圖1所示。

具體設(shè)計(jì)過程如下。

1)設(shè)計(jì)輸入。MAX+plus Ⅱ支持多種設(shè)計(jì)輸入方式，如原理圖輸入、波形輸入、文本輸入和它們的混合輸入。

2)設(shè)計(jì)處理。設(shè)計(jì)輸入完后，用MAX+plus Ⅱ的編譯器編譯、查錯(cuò)、修改直到設(shè)計(jì)輸入正確，同時(shí)將對(duì)輸入文件進(jìn)行邏輯簡化、優(yōu)化，最后生成一個(gè)編程文件。這是設(shè)計(jì)的核心環(huán)節(jié)。

3)設(shè)計(jì)檢查。MAX+plus Ⅱ?yàn)樵O(shè)計(jì)者提供完善的檢查方法設(shè)計(jì)仿真和定時(shí)分析。其目的是檢驗(yàn)電路的邏輯功能是否正確，同時(shí)測試目標(biāo)器件在最差情況下的時(shí)延。這一查錯(cuò)過程對(duì)于檢驗(yàn)組合邏輯電路的競爭冒險(xiǎn)和時(shí)序邏輯電路的時(shí)序、時(shí)延等至關(guān)重要。

4)器件編程。當(dāng)電路設(shè)計(jì)、校驗(yàn)之后，MAX+plus Ⅱ的Programmer將編譯器所生成的編譯文件下載到具體的CPLD器件中，即實(shí)現(xiàn)目標(biāo)器件的物理編程。

文本輸入方式和圖形輸入方式設(shè)計(jì)一個(gè)模60計(jì)數(shù)器

系統(tǒng)分析

模60計(jì)數(shù)器是可由一個(gè)10進(jìn)制計(jì)數(shù)器和一個(gè)異步清零6進(jìn)制計(jì)數(shù)器組成的。本設(shè)計(jì)采用10進(jìn)制計(jì)數(shù)器74160組件和6進(jìn)制計(jì)數(shù)器組成。數(shù)字系統(tǒng)分塊后，需要選擇正確描述系統(tǒng)邏輯功能的方式。對(duì)于所選用的CPLD，需要用相應(yīng)的設(shè)計(jì)開發(fā)軟件。如MAX+plus Ⅱ的設(shè)計(jì)描述方式有文本、波形、圖形多種方式。圖形輸入方式直觀易懂。當(dāng)系統(tǒng)較大時(shí)，由于此方式連線多，使用十分不方便。采用VHDL硬件描述語言的描述方式與結(jié)構(gòu)無關(guān)，設(shè)計(jì)難度降低，軟件修改方便而且大部分受控功能模塊已經(jīng)編譯驗(yàn)證，系統(tǒng)設(shè)計(jì)時(shí)只要選擇這些模塊并按一定的邏輯功能組合即可。

本設(shè)計(jì)6進(jìn)制計(jì)數(shù)器采用文本輸入方式設(shè)計(jì)，其代碼如下：

LIBRARY ieee ;

USE ieee. STd_LOGIC_1164. all ;

USE ieee. std_logic_unsigned. all ;

ENTITY counter6 IS %定義模塊IS

PORT (Load，En Clrn，Clk：IN STD_LOGIC;

D：IN STD_LOGIC_VECTOR(2 downto 0) ;

%定義輸入端口

Q：OU T STD_LOGIC_VECTOR(2 downto 0) ;

%定義輸出端口

Co：OU T STD_LOGIC)

END counter6 ;

ARCHITECTURE a OF counter6 IS

BEGIN %定義過程

PROCESS(Clk)

variable tmp：std_logic_vector (2 downto 0) ;

%定義一個(gè)矢量

begin

IF Clrn =’0’THEN tmp：= "000" ;

else

IF( Clk’event AND Clk =’1’) THEN %過程聲明

IF Load =’0’THEN tmp：= D ;

ELSIF En =’1’THEN

IF tmp = "101" THEN tmp：= "000" ;

ELSE tmp：= tmp + 1 ;

END IF ;

END IF ;

END IF ;

END IF ;

Q < = tmp ; Co < = (tmp (0) AND tmp (2) AND En) ;

END PROCESS ;

END a ;

保存并編譯設(shè)計(jì)代碼，然后創(chuàng)建電路符號(hào)counter6，接著用圖形輸入方式編輯模60計(jì)數(shù)器，在編輯的過程當(dāng)中可以引用6進(jìn)制電路符號(hào)counter6。設(shè)計(jì)的系統(tǒng)電路如圖2所示。

模60計(jì)數(shù)器由十進(jìn)制計(jì)數(shù)器74160和以上設(shè)計(jì)的六進(jìn)制計(jì)數(shù)器組成(見圖3)，當(dāng)74160計(jì)到9時(shí)，產(chǎn)生進(jìn)位使6進(jìn)制電路能計(jì)數(shù)。

系統(tǒng)仿真

為了保證設(shè)計(jì)的正確性，系統(tǒng)設(shè)計(jì)之后還要進(jìn)行仿真。本系統(tǒng)采用MAX7000S系列CPLD芯片，應(yīng)用MAX+plus Ⅱ?qū)Ω鞣N文件從底層到頂層逐個(gè)編譯，再進(jìn)行邏輯仿真。其仿真波形如圖4所示。仿真之后通過MAX+plus Ⅱ的Programmer下載到可編程芯片上便完成設(shè)計(jì)。利用MAX+plusⅡ編譯、查錯(cuò)生成一個(gè)能實(shí)現(xiàn)模60的計(jì)數(shù)器，從圖4可見初值為58，使能端EN和清除控制端CLRN為高電平。經(jīng)過兩個(gè)時(shí)鐘周期上升沿Qa從8變到0，Qb從5變到0，再開始新一輪的計(jì)數(shù)。

結(jié)束語

數(shù)字電路系統(tǒng)設(shè)計(jì)采用先進(jìn)的EDA軟件和硬件描述語言，借助于CPLD實(shí)現(xiàn)設(shè)計(jì)，體現(xiàn)了數(shù)字電路設(shè)計(jì)系統(tǒng)芯片化。芯片系統(tǒng)化的設(shè)計(jì)化思想使設(shè)計(jì)者根據(jù)自己的實(shí)際需要構(gòu)造邏輯功能的數(shù)字集成電路變得簡捷。