2 分布式干擾系統(tǒng)中嵌入式網(wǎng)關的硬件設計

嵌入式網(wǎng)關實際上就是一個可實現(xiàn)網(wǎng)絡通信功能的嵌入式系統(tǒng)。隨著FPGA技術的迅速發(fā)展，SoPC作為一種特殊的嵌入式系統(tǒng)，具備軟硬件在系統(tǒng)可編程、可裁減、可擴充、可升級的功能，已逐漸成為一個新興的技術方向。因此，本文在設計分布式干擾系統(tǒng)的嵌入式網(wǎng)關時選用基于FPGA的SoPC解決方案，選用的實驗平臺為Xilinx公司的ML402開發(fā)平臺。

2.1 分布式干擾系統(tǒng)中嵌入式網(wǎng)關的硬件組成

圖1表示的是分布式干擾系統(tǒng)中嵌入式網(wǎng)關的硬件組成，這些硬件除A／D、干擾機和控制中心外都集成在一塊ML402*估板上。系統(tǒng)以帶有32位MicroBlaze微處理器軟核的FPGA作為控制中心，處理經(jīng)A／D變換后的偵察信號數(shù)據(jù)，然后通過以太網(wǎng)將數(shù)據(jù)傳送到控制中心，并從控制中心傳回控制參數(shù)。DDR_SDRAM作為片外存儲器，用來彌補微處理器內(nèi)部存儲器容量小的缺點；CF卡存儲系統(tǒng)軟硬件的bit文件和網(wǎng)絡配置文件；串口用來控制具有遠程控制功能的偵察接收機，也可在調(diào)試時輸出系統(tǒng)的運行信息。本文設計的嵌入式網(wǎng)關的各功能部件在FPGA內(nèi)部都以IP核的形式構建并連接，較好地滿足了分布式干擾系統(tǒng)對嵌入式網(wǎng)關硬件設計的要求。

2.2 SoPC的片上總線設計

受分布式干擾系統(tǒng)體積和電源能量的限制，其網(wǎng)絡通信必須采用猝發(fā)通信的方式，這就對嵌入式網(wǎng)關微處理器的處理能力提出了更高的要求。MicroBlaze微處理器的總線是其優(yōu)于其他同類CPU的重要部分，每種總線都有鮮明的特點和明確的外設。只有合理使用不同的總線來訪問不同的外設，且正確地協(xié)調(diào)這些總線的工作，才能最大限度地發(fā)揮MicroBlaze的優(yōu)勢。因此，SoPC的片上總線設計是該系統(tǒng)設計的重點。

Xilinx以IBM CoreConnect總線通信鏈為嵌入式處理器的設計基礎，提供了豐富的接口資源，主要有處理器本地總線（Processor Local Bus，PLB）接口、高速的本地存儲器總線（LMB，Local Memory Bus）接口、快速單連接（Fast Simplex Link，F(xiàn)SL）主從設備接口、緩存鏈路（Xilinx Cache Link，Xilinx，XCL）接口。PLB總線可將外設IP核連接到Microblaze系統(tǒng)中，常用在速度要求不高的場合；LMB專門用于實現(xiàn)對片上的塊RAM的高速訪問；XCL則用于實現(xiàn)對片外存儲器的高速訪問。FSL是Microblaze處理器特有的一個基于FIFO的單向鏈路，可實現(xiàn)用戶自定義IP核與MicroBlaze內(nèi)部通用寄存器的直接相連，一般用在傳輸速度要求較高的場合。

在本文設計的分布式干擾系統(tǒng)的嵌入式網(wǎng)關中，SysACE CF卡、中斷控制INTC、GPIO和串口UART與MieroBlaze處理器之間只進行參數(shù)傳遞，對速度要求不高，因此使用PLB總線與MieroBlaze處理器和多端口內(nèi)存控制器（Multi Port Memory Controller，MPMC）相連；MPMC與Mic-roBlaze處理器之間使用XCL相連。自定義IP核FFT輸出信號的頻譜數(shù)據(jù)，對傳輸速度要求很高，因此使用FSL總線與MicroBlaze內(nèi)部通用寄存器直接相連。DDC輸出信號的時域數(shù)據(jù)，對傳輸速度要求最高；為滿足傳輸速度要求，本文參照以太網(wǎng)控制器Soft TEMAC開發(fā)了XPS_LL_Exam-ple IP核，通過該IP核的LocalLink接口將信號的時域數(shù)據(jù)傳輸?shù)組PMC中進行處理。分布式干擾系統(tǒng)的嵌入式網(wǎng)關片上總線設計如圖2所示。

2.3 SOPC的實現(xiàn)

本文設計的SoPC是利用Xilinx公司的嵌入式開發(fā)套件（Embedded Development Kit，EDK）實現(xiàn)的。EDK集成了硬件平臺產(chǎn)生器、軟件平臺產(chǎn)生器、仿真模型生成器、軟件編譯器和軟件調(diào)試等工具。用戶使用EDK可以對硬件平臺進行任意的添加和裁減，同時可以方便地添加自定義的IP核，極大地方便了開發(fā)過程，提高設計效率。本文利用EDK實現(xiàn)圖2所示的各功能部件IP核的添加，并實現(xiàn)了IP核的地址分配和總線架構、外設接口的連接。

3 分布式干擾系統(tǒng)中嵌入式網(wǎng)關的軟件設計

分布式干擾系統(tǒng)中嵌入式網(wǎng)關的軟件包括嵌入式操作系統(tǒng)和網(wǎng)絡應用程序。EDK集成了軟件平臺產(chǎn)生器、軟件編譯器和軟件調(diào)試等工具，因此，軟件設計也在EDK進行。

3.1 嵌入式操作系統(tǒng)的選用

嵌入式操作系統(tǒng)是嵌入式軟件技術的核心，介于嵌入式系統(tǒng)硬件和應用程序之間，負責調(diào)度并管理應用程序，完成對嵌入式系統(tǒng)硬件的控制和操作。嵌入式操作系統(tǒng)的選用主要考慮實時、高可靠、低功耗、可抑制性和兼容性、軟件開發(fā)難易等因素。本文主要是對分布式干擾系統(tǒng)的網(wǎng)絡通信進行技術驗證，因此選擇較為簡單的Xilkernel操作系統(tǒng)。

Xilkernel是Xilinx公司提供的用于EDK系統(tǒng)的小型、模塊化的嵌入式操作系統(tǒng)。Xilkernel的內(nèi)核完整，且占用CPU資源較少，運行速度快，是中小型設計的理想操作系統(tǒng)。Xilkernel本身不帶有文件處理系統(tǒng)和TCP／IP協(xié)議棧，但與LwIP庫和Treck協(xié)議棧具有良好的接口，加上文件系統(tǒng)支持庫LibXil MFS，可形成較為復雜的嵌入式操作系統(tǒng)。

首先，在EDK的軟件平臺設置中選擇Xilkernel，并選擇相應的文件系統(tǒng)和TCP／IP協(xié)議棧，本文選擇xilfatfs文件系統(tǒng)和lwip130協(xié)議棧。然后在操作系統(tǒng)和庫函數(shù)界面對操作系統(tǒng)進行配置，主要進行輸入／輸出、線程和計時器的設置。最后執(zhí)行產(chǎn)生庫函數(shù)和BSPs文件，即可生成與嵌入式系統(tǒng)硬件平臺相匹配的嵌入式操作系統(tǒng)環(huán)境。

3.2 網(wǎng)絡應用程序的開發(fā)

分布式干擾系統(tǒng)中嵌入式網(wǎng)關傳輸?shù)闹饕獢?shù)據(jù)為偵察信號時域和頻域數(shù)據(jù)，直接影響著網(wǎng)絡通信的效率，因此，本文只對偵察信號時域和頻域數(shù)據(jù)的傳輸進行檢測。網(wǎng)絡應用程序采用順序執(zhí)行的結構方式。為了能夠響應外圍設備的中斷請求，在程序中為多個外圍設備提供了相應的中斷服務程序。網(wǎng)絡應用程序的流程圖如圖3所示。

4 系統(tǒng)調(diào)試

用一根千兆網(wǎng)線將圖1所示的硬件系統(tǒng)與PC機相連，在PC機上開發(fā)網(wǎng)絡客戶端程序，發(fā)送控制偵察接收機的數(shù)據(jù)。使用信號線將AR-ONE通信接收機輸出端與A／D板相連，A／D模塊使用ADI公司的模數(shù)轉(zhuǎn)換器（ADC）AD9460。在偵察接收機受控工作時，使用串口線將圖1所示硬件系統(tǒng)與AR-ONE通信接收機串口輸入相連；在偵察接收機自主工作和系統(tǒng)調(diào)試時，使用串口線將圖1所示硬件系統(tǒng)與PC機相連，在超級終端中觀察系統(tǒng)運行狀態(tài)。將信號源與AR-ONE通信接收機信號輸入端相連。將軟硬件聯(lián)合編譯生成的bit文件下載到FPGA開發(fā)板上，信號源輸出95.5MHz的FM信號，在PC機上使用無線電監(jiān)測測向系統(tǒng)進行監(jiān)測，如圖4、圖5所示。

經(jīng)比對，PC機上顯示的正是信號源輸出信號的頻域和時域波形。

5 結語

本文設計了一個基于FPGA的SoPC，利用此SoPC的網(wǎng)絡功能可實現(xiàn)PC機對通信接收機的控制，并可將接收機偵察信號的頻域和時域波形實時的傳回PC機。同時，基于FPGA IP核的設計，使各功能部件集中在FPGA芯片上，滿足了分布式干擾系統(tǒng)對體積、成本、功耗和靈活性的要求。如再加上無線收發(fā)模塊，該SoPC可作為分布式干擾系統(tǒng)網(wǎng)關的一種解決方案。

[1].DDCdatasheethttp://www.dzsc.com/datasheet/DDC_1870710.html.
[2].AD9460datasheethttp://www.dzsc.com/datasheet/AD9460_1132498.html.