摘 要： 設(shè)計(jì)了基于FPGA的片上網(wǎng)絡(luò)系統(tǒng)硬件平臺(tái)。系統(tǒng)由大容量的FPGA、存儲(chǔ)器、高速A/D與D/A、通信接口和一個(gè)擴(kuò)展的ARM９系統(tǒng)組成。完成了集高速數(shù)字信號(hào)處理、視頻編解碼和網(wǎng)絡(luò)傳輸功能與一體的多核系統(tǒng)設(shè)計(jì)。針對(duì)典型的3×3 2D Mesh結(jié)構(gòu)的NoC系統(tǒng)應(yīng)用進(jìn)行了探討，闡述了NoC系統(tǒng)設(shè)計(jì)過程中的關(guān)鍵技術(shù)，并使用SigXplorer軟件對(duì)系統(tǒng)的信號(hào)完整性解決方案進(jìn)行了PCB的反射與串?dāng)_仿真。
關(guān)鍵詞: 片上網(wǎng)絡(luò)；信號(hào)完整性；驗(yàn)證平臺(tái)；片上端接

IC制造技術(shù)的發(fā)展推動(dòng)著芯片向更高集成度方向前進(jìn)，從而能夠?qū)⒄麄€(gè)系統(tǒng)設(shè)計(jì)到單個(gè)芯片中構(gòu)成片上系統(tǒng)SoC（System on Chip）。SoC采用全局同步型共享總線通信結(jié)構(gòu)。這類系統(tǒng)由于掛在總線上的設(shè)備在通信時(shí)對(duì)總線的獨(dú)占性以及單一系統(tǒng)總線對(duì)同步時(shí)鐘的要求，使得在片上IP核越來越多的芯片中，不可避免地存在通信效率低下、全局同步時(shí)鐘開銷大等問題。
片上網(wǎng)絡(luò)NoC(Network on Chip)的提出有效地解決了上述問題。該系統(tǒng)借鑒了計(jì)算機(jī)網(wǎng)絡(luò)中分組交換的通信方法，可以根據(jù)應(yīng)用靈活地采用多種網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)互連片上IP核[1]。各IP核間有多條鏈路可以進(jìn)行并行通信，由FIFO跨接處于異步時(shí)鐘域中的IP核，實(shí)現(xiàn)全局異部局部同步時(shí)鐘系統(tǒng)。具有可擴(kuò)展性好、低互連功耗和低延遲等特點(diǎn)。
然而目前NoC還處于研究階段，國(guó)內(nèi)許多科研機(jī)構(gòu)和院校圍繞著網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)、映射算法、路由算法、測(cè)試方法、路由節(jié)點(diǎn)的設(shè)計(jì)等展開研究[2]。各種基礎(chǔ)理論的驗(yàn)證通常依賴于軟件