在VHDL的設(shè)計(jì)中，最常用的方法就是將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個(gè)系統(tǒng)中各子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的設(shè)計(jì)和實(shí)現(xiàn)為止。將系統(tǒng)分解后，首先將各個(gè)小的模塊作為一個(gè)單獨(dú)的設(shè)計(jì)實(shí)體進(jìn)行設(shè)計(jì)，再將各個(gè)相關(guān)的設(shè)計(jì)實(shí)體組成更高層次的設(shè)計(jì)實(shí)體進(jìn)行設(shè)計(jì)，如此重復(fù)下去，直到最頂層的設(shè)計(jì)實(shí)體設(shè)計(jì)好為止，這就是模塊建模的思想，如圖所示。

如圖 模塊建模示決圖