目前，己經(jīng)有很多EDA工具可對電路中信號完整性問題進行深入細致的分析，這些工具主要包括布線前和布線后的信號完整性(51)分析和系統(tǒng)級ST工具等。使用布線前SI分析工具可以根據(jù)設(shè)計對信號完整性與時序的要求，在布線前幫助設(shè)計者選擇元器件、調(diào)整元器件布局、規(guī)劃系統(tǒng)時鐘網(wǎng)絡(luò)，并且確定關(guān)鍵線網(wǎng)的端接策略。系統(tǒng)級信號完整性分析工具不僅可以對一塊PCB板的信號流進行分析，而且可以對同一系統(tǒng)內(nèi)其他組成部分(如背板、連接器、電纜及其接口)進行分析，這些仿真和分析工具可通過設(shè)計建議來幫助設(shè)計者消除潛在的信號完整性問題。

傳輸線的建模是信號完整性分析的關(guān)鍵，在布局布線之前進行傳輸線仿真，系統(tǒng)和板級設(shè)計工程師可以檢查如時序配合、信號質(zhì)量、EMC及信號串?dāng)_等高速電路方面的問題。通過模型庫來仿真輸入和輸出之間的延時，可以實現(xiàn)時序的評估。設(shè)計者可以通過仿真工具指定電路板的疊層結(jié)構(gòu)、PCB線的寬度、PCB線的長度，以及所有其他可能影響信號質(zhì)量的因素。

信號完整性分析工具一般都包括了IBIS(Input/Output Buffer Information Specification，輸入/輸出緩沖器信息規(guī)范)模型接口、二維傳輸線與串?dāng)_仿真、電路仿真及SI分析結(jié)果的圖形顯示等功能。這類工具可以在設(shè)計包含的多種領(lǐng)域(如電氣、FMC、熱性能及機械性能等)綜合考慮這些因素對S1的影響及各因素之間的相互影響，從而進行真正的系統(tǒng)級分析與驗證。

Xilinx的任何一種器件都有相應(yīng)的IBIS模型，在ISE集成化設(shè)計工具中，當(dāng)一個設(shè)計布局布線完成后可以輸出這個器件相關(guān)的IBIS模型，其中包括已使用的每個輸入／輸出引腳和電源的分布參數(shù)，供EDA信號完整性工具進行信號完整性分析。

使用IBIS模型

如何在PCB板制板之前分析驗證板級信號完整性問題是設(shè)計成功的關(guān)鍵，為此需要用于S1分析的包含各種參數(shù)的準(zhǔn)確模型。大多數(shù)ST分析工具都可將PCB板作為板材料和布線幾何形狀的函數(shù)進行分析計算，但是得到一個能夠反映板上元件、連接器及電纜等器件的好模型卻相對較難。IBIS模型可以幫助設(shè)計者在存在SI約束的設(shè)計中獲取準(zhǔn)確的信，以進行分析和計算。

IBIS模型是一種基于V-I曲線為I/O BUFFER快速準(zhǔn)確建模的方法，從反映芯片驅(qū)動和接收電氣特性的文件格式來記錄如驅(qū)動源輸出阻抗、上升／下降時間及輸入負載等參數(shù)，非常適合做振鈴和串?dāng)_等高頻效應(yīng)的計算與仿真。通常IBIS模型是由器件的制造商提供的，其本身只是一種文件格式，說明在這一標(biāo)準(zhǔn)的IBIS文件中如何記錄一個芯片的驅(qū)動器和接收器的不同參數(shù)。但并不說明這些被記錄的參數(shù)如何使用，這些參數(shù)需要由使用IBIS模型的仿真工具來讀取。IBIS提供兩條完整的V-I曲線，分別代表驅(qū)動器為高電平和低電平狀態(tài)，以及在確定的轉(zhuǎn)換速度下狀態(tài)轉(zhuǎn)換的曲線。IBIS模型的優(yōu)點可以概括如下。

(1)在I/O非線性方面能夠提供準(zhǔn)確的模型，同時考慮了封裝的寄生參數(shù)與ESD結(jié)構(gòu)。

(2)可用于系統(tǒng)板級或多板信號完整性分析仿真，可用IBIS模型分析的信號完整性問題，包括串?dāng)_、反射、振鈴、上沖、下沖、不匹配阻抗、傳輸線分析，以及拓撲結(jié)構(gòu)等。IBIS尤其能夠?qū)Ω咚僬疋徍痛當(dāng)_進行準(zhǔn)確精細的仿真，它可用于檢測最壞情況的上升時間條件下的信號行為及一些物理測試無法解決的情況。

(3)兼容工業(yè)界廣泛的仿真平臺。

該模型可以免費從半導(dǎo)體廠商處獲取，用戶無須為其付額外開銷。由于文件格式是簡單的文本文件格式，因此也可以通過器件手冊來修改和編輯該文件。

當(dāng)然，IBIS不是完美的，它也存在如下缺點。

(1)缺乏對地彈噪聲的建模能力。

(2)當(dāng)系統(tǒng)或板級工作頻率接近或大于800 MHz時，IBIS模型將不能提供精確的數(shù)據(jù)。