當(dāng)采用查找表結(jié)構(gòu)FPGA進行設(shè)計時，設(shè)計者關(guān)心的另一個問題是所設(shè)計電路的工作速度和性能估計。盡管綜合工具可以對設(shè)計進行優(yōu)化處理，并盡可能地提高設(shè)計的性能，但綜合工具的優(yōu)化算法與設(shè)計者的參數(shù)設(shè)置有關(guān)。筆者以為速度是設(shè)計出來的，而后面的工具只能夠起到輔助的作用。以下是一些可有效改善邏輯設(shè)計性能的策嶧。

如下圖所示。

圖 Fmax的計算

例如，假定器件的時鐘頻率要求達(dá)到50 MHz，那么周期應(yīng)為20 ns。假設(shè)：

tCO十fSU＝InS

允許的各級組合邏輯延時和線延時共：

20ns－1ns＝19ns

假設(shè)每級組合邏輯延時和線延時共；

fpD十fxer＝5ns

那么允許增加的邏輯級數(shù)：

19/5＝3(三級組合邏輯)