盡管ISE 10.x設(shè)計(jì)工具提供了功能強(qiáng)大的智能化綜合及實(shí)現(xiàn)等模塊，但在對(duì)邏輯進(jìn)行高級(jí)設(shè)計(jì)的過(guò)程中仍然需要采用手動(dòng)布局布線(xiàn)的方式才能達(dá)到?jīng)]計(jì)要求。FPGA Editor 工具為設(shè)計(jì)者提供豐富的FPGA底層編輯功能，主要體現(xiàn)在以下幾個(gè)方面．

（1）在運(yùn)行自動(dòng)布局布線(xiàn)器之前，對(duì)設(shè)計(jì)的關(guān)鍵組件和路徑進(jìn)行手動(dòng)布局布線(xiàn)。

（2）如果自動(dòng)布局布線(xiàn)器沒(méi)有完成設(shè)計(jì)，可以通過(guò)于動(dòng)方法完成。

（3）可以在設(shè)計(jì)中添加探針（Cross Probing）用來(lái)檢測(cè)溝在目標(biāo)器中信號(hào)的狀態(tài)探針可以將一個(gè)內(nèi)部網(wǎng)線(xiàn)連接到一個(gè)輸入／輸出引腳上，利用這種方式可以在不重新進(jìn)行綜合處理的前提下調(diào)試器件內(nèi)部的任意信號(hào)。

（4）可以運(yùn)行BitCen位流文件生成工具，并將生成配置文件下載到目標(biāo)器件中．

（5）可以自接觀(guān)察和修改在沒(méi)針中與ILA內(nèi)核相連的網(wǎng)線(xiàn)．

（6）可以手動(dòng)創(chuàng)建一個(gè)完整的設(shè)計(jì)，但僅適合高級(jí)邏輯設(shè)計(jì)人員。

對(duì)于大型的邏輯設(shè)計(jì)或時(shí)序要求比較嚴(yán)格的設(shè)計(jì)來(lái)說(shuō)，在使用自動(dòng)布局布線(xiàn)器時(shí)可能會(huì)存在這樣一種情況，即雖然布局布線(xiàn)工具經(jīng)過(guò)了最大努力，但最后還是無(wú)法完成設(shè)計(jì)整個(gè)布局布線(xiàn)流程，而設(shè)計(jì)的代碼在力所能及的范圍內(nèi)己經(jīng)最優(yōu)化了。這時(shí)可以通過(guò)使用手動(dòng)布線(xiàn)來(lái)完成自動(dòng)布局布線(xiàn)器沒(méi)完成的布線(xiàn)工作，利用FPGA底層編輯器對(duì)設(shè)計(jì)的關(guān)鍵路徑做一些處理，以有效地提高設(shè)計(jì)的布通率。通過(guò)于動(dòng)設(shè)計(jì)的方式可以提高設(shè)計(jì)性能，提高器件內(nèi)部邏輯資源的利用率。

在多數(shù)情況下，為了能夠?qū)壿嬙O(shè)計(jì)進(jìn)行動(dòng)態(tài)調(diào)試，會(huì)在設(shè)計(jì)中使用ILA（集成化的邏輯分析工具）觀(guān)察與分析內(nèi)部信號(hào)或內(nèi)部總線(xiàn)．Xilinx的ChipScope Pro（集成化邏輯分析工具）需要將ILA內(nèi)核插人到原始設(shè)計(jì)中，即將需要觀(guān)測(cè)的數(shù)據(jù)、邏輯等于內(nèi)部的某些網(wǎng)線(xiàn)連接，而這些觀(guān)察點(diǎn)需要隨時(shí)修改。 如果每次修改都重新插入ILA ，重新綜合及布局布線(xiàn)，不僅工作效率低，同時(shí)由于每次布局布線(xiàn)結(jié)果都有差異，所以將會(huì)影響分析的可信度。一個(gè)比較好的解決方法是首先將一些信號(hào)與ILA連接并進(jìn)行觀(guān)察，隨之使用FPGA底層編輯器打開(kāi)布局布線(xiàn)后的NCD文件改變內(nèi)部網(wǎng)線(xiàn)和ILA觀(guān)測(cè)數(shù)據(jù)線(xiàn)的連接關(guān)系。然后直接通過(guò)添加探針或?qū)LA的修改來(lái)對(duì)邏輯調(diào)試，加快研發(fā)進(jìn)度。