1 前言

　　高速以太網(wǎng)可以滿足新的容量需求，解決了低帶寬接入、高帶寬傳輸?shù)钠款i問題，擴大了應用范圍，并與以前的所有以太網(wǎng)兼容。全雙工的以太網(wǎng)協(xié)議并無傳輸距離的限制，只是在實際應用中，物理層技術(shù)限制了最大的傳輸距離。不過可以通過使用高性能的收發(fā)器或鏈路擴展器來延長以太網(wǎng)鏈路的長度。但是面向流量高達數(shù)十G的高速以太網(wǎng)中，如何快速、可靠地實現(xiàn)數(shù)據(jù)的轉(zhuǎn)發(fā)與鏈路延伸并不是一件很容易的事情。尤其是高速以太網(wǎng)中，對設備時延非常敏感，因此要求數(shù)據(jù)中繼設備處理速度有足夠的快、同時還能夠?qū)D(zhuǎn)發(fā)的數(shù)據(jù)進行簡單分析與處理，才能實現(xiàn)高速、可靠的數(shù)據(jù)轉(zhuǎn)發(fā)功能。另一方面，在10G以太網(wǎng)標準出臺之前，就已經(jīng)有多家廠商推出了基于10G以太網(wǎng)標準草案的10G以太網(wǎng)設備。國外廠商如Foundry、Cisco、Enterasys、Extreme、Forcel0、Nortel、A1catel、Juniper、Avaya、HP、Riverstone等公司紛紛推出了10G以太網(wǎng)設備，國內(nèi)幾家著名的通信設備制造商，像華為、港灣也研發(fā)出具有自主知識產(chǎn)權(quán)的10G以太網(wǎng)產(chǎn)品。不同公司的產(chǎn)品、設備在對協(xié)議實現(xiàn)的一致性、互操作性、穩(wěn)定性、成熟性等方面都有所不同，因此要設計并實現(xiàn)一個可靠、高速數(shù)據(jù)中繼器必須深入研究高速以太網(wǎng)標準，并充分考慮其設計的靈活性，因此本文提出了一個基于FPGA的高速數(shù)據(jù)中繼器設計方案。

　　2 高速數(shù)據(jù)中繼器功能分析

　　高速數(shù)據(jù)中繼器主要需完成以下功能是對外部光纖鏈路發(fā)送過來的高速、大量數(shù)據(jù)處理，主要包括有： 10G以太網(wǎng)的物理層處理。包括將10Gbps光信號轉(zhuǎn)換為電信號和將10Gbps高速串行數(shù)據(jù)轉(zhuǎn)換為低速率的并行數(shù)據(jù)，便于上層處理;10G以太網(wǎng)的鏈路層處理。包括對10Gbps數(shù)據(jù)進行PCS解碼和MAC控制的鏈路層處理，最后輸出完整的MAC幀;對MAC幀格式進行判斷來識別其中封裝的上層數(shù)據(jù)是協(xié)議報文還是數(shù)據(jù)報文;對IP數(shù)據(jù)報文進行查表處理，看是否有發(fā)往本機的IP報文;將需要上交到轉(zhuǎn)發(fā)進行深層次IP層處理的數(shù)據(jù)報文封裝成內(nèi)部數(shù)據(jù)報文格式并上交;將需要上交到板極處理機的協(xié)議報文和發(fā)往本路由器的IP報文封裝成內(nèi)部協(xié)議報文格式并上交。

　　數(shù)據(jù)中繼器對需要轉(zhuǎn)發(fā)出去的數(shù)據(jù)需要完成如下處理：對交換發(fā)送過來的數(shù)據(jù)報文進行內(nèi)部格式判斷，決定是否進行查表處理;對不需要進行查表的IP報文直接從內(nèi)部頭中提取目的MAC地址;對需要查表的IP報文進行查表處理，若查表命中則返回目的MAC地址，若不命中則將該數(shù)據(jù)報文上交到板極處理機;對得到目的MAC地址的報文進行以太網(wǎng)格式封裝;對板極處理機下發(fā)的協(xié)議報文和封裝好的以太網(wǎng)幀進行合路處理;10G以太網(wǎng)的鏈路層處理。包括對MAC幀進行MAC控制鏈路層處理和PCS編碼;10G以太網(wǎng)的物理層處理。包括并/串轉(zhuǎn)換和電/光轉(zhuǎn)換。其處理流程如圖一所示

　　圖 一：高速數(shù)據(jù)中繼器數(shù)據(jù)處理流程

　　3 方案的選取與實現(xiàn)

　　從以上輸入處理和輸出處理流程來看，物理層和鏈路層的功能可以通過選擇相應的商用器件來實現(xiàn)，實現(xiàn)起來并不復雜;但圖1中虛線框內(nèi)的處理功能是在10Gbps的高速率下進行的，實現(xiàn)起來比較困難。目前在高速數(shù)據(jù)處理中，能完成這部分功能的處理器件可分為固定功能器件和可編程器件兩種，其中固定功能器件主要指ASIC(Application Specific Integrated Circuit)，可編程器件又有FPGA(Field Programmable Gate Array)和NP(Network Processor)兩種，下面對這三種器件進行比較。

　　首先能夠同時提供極高轉(zhuǎn)發(fā)性能和較低成本的只有ASIC芯片了。ASIC的硬件資源最為豐富，處理能力是NP不能比擬，萬兆核心層設備采用ASIC是對于性能的一種保障。但是它的先天不足也是無法回避的，由于ASIC的固定特性一直無法解決路由器對多業(yè)務支持的需求，ASIC芯片一旦產(chǎn)出后，其原有的功能無法添加，也可以把業(yè)內(nèi)目前需要的功能都做在ASIC里面，但是現(xiàn)在主流的很多技術(shù)如MPLS、QoS等都是只停留在草案階段，還未標準化，所以現(xiàn)在就做死在ASIC里面顯然是有很大風險的。由此可看出，ASIC可為任何固定功能提供高性能，但卻幾乎沒有靈活性和可擴展性。第二種NP，目前網(wǎng)絡處理器(NP)技術(shù)是業(yè)內(nèi)非常受歡迎的技術(shù)之一，NP技術(shù)本身就是通過廠家自己編寫微碼的方式對網(wǎng)絡協(xié)議處理進行優(yōu)化，通過內(nèi)置微引擎的方式實現(xiàn)加速處理，性能是CPU無法比擬的。這樣的結(jié)構(gòu)注定了NP就比ASIC擁有更多的靈活性，對新增業(yè)務的支持能力永遠都比ASIC強。但是NP也有其自身不能克服的缺點，NP的硬件資源對比ASIC肯定還是有很大差距的，所以其在處理海量多業(yè)務時轉(zhuǎn)發(fā)性能下降很快，不能達到線速。

　　第三種是FPGA，F(xiàn)PGA對任何高速并行數(shù)據(jù)處理都非常理想，具有可編程的能力和較高的靈活性，便于實現(xiàn)多業(yè)務支持，同時，由于其可編程性是通過硬件實現(xiàn)的，因此可以提供較高的高速數(shù)據(jù)處理性能?？紤]到硬件的可編程性沒有軟件靈活，所以最新的FPGA上可以加上一個微處理器的核心(core)，加上了微處理器核心的FPGA，在可編程性上變得“軟硬兼?zhèn)?rdquo;。 除了加上微處理器的核心，F(xiàn)PGA芯片公司還花大力開發(fā)芯片的高速I/O，通過網(wǎng)絡友好的功能，該類型FPGA可提供高性能數(shù)據(jù)和網(wǎng)絡控制處理功能。這使他們成為WAN/MAN/LAN網(wǎng)絡中專用高速數(shù)據(jù)處理的理想候選器件，并將在靈活性/性能間進行折衷的控制權(quán)交到用戶手中。此外，F(xiàn)PGA對任何高速數(shù)據(jù)的并行處理都比較理想，而且具有非常的靈活性和擴展性，且開發(fā)周期短，能夠形成具有自主知識產(chǎn)權(quán)的內(nèi)核，最終還可以形成自己的ASIC，因此在本文設計中選擇了FPGA作為高速數(shù)據(jù)處理的核心部件。

　　根據(jù)高速數(shù)據(jù)中繼器的功能需求，并考慮高速數(shù)據(jù)中繼與轉(zhuǎn)發(fā)中路由器的實際性能指標，確定了該高速數(shù)據(jù)中繼器需要達到以下技術(shù)指標：具有10Gbit/s線速度處理40字節(jié)長IP包的能力;支持100MSPS的查表速度;可提供64K條本機地址表項。

　　從上述三點性能指標來看，第一點通過選擇性能指標高的FPGA即可實現(xiàn)，而第二點和第三點則無法由FPGA單獨完成。從這兩點性能指標來看，都是關于路由查表方面的，一個是表項容量方面的指標，一個是查表速度方面的指標。目前流行的查表方案是采用CAM(Content Addressable Memory)來實現(xiàn)，因此本文總體設計中也采用CAM來實現(xiàn)查表處理。由此得出的高速數(shù)據(jù)中繼器總體設計結(jié)構(gòu)如圖二所示。

　　 圖 二：基于FPGA的數(shù)據(jù)中繼器設計結(jié)構(gòu)

　　在該設計結(jié)構(gòu)中，輸入處理和輸出處理使用FPGA來實現(xiàn)，由于這些處理功能都是在10Gbps的高速下完成的，占用的FPGA資源較多，加之輸入輸出處理時都有查表模塊，占用的FPGA I/O資源也較多，要在一片F(xiàn)PGA內(nèi)完成這些處理功能是很困難的。為降低設計難度和為以后功能擴展預留一些FPGA資源，對輸入處理采用一片F(xiàn)PGA來完成，對輸出處理同樣采用一片F(xiàn)PGA來完成。對于其他功能部分，控制管理平面(板極處理機)采用Power PC來實現(xiàn)，輸入查表和輸出查表使用CAM來實現(xiàn)。在10G以太網(wǎng)鏈路層處理上選用商用ASIC芯片S19205來實現(xiàn)，S19205可以兼容IEEE802.3ae標準，能工作在10G-LAN、10G-WAN和10G-POS(Packet Over SDH)三種模式;在10G以太網(wǎng)的PMA和PMD子層的功能實現(xiàn)上選用了Gtran公司的GT10來實現(xiàn)，它是一個Transponder，在內(nèi)部即實現(xiàn)了光電轉(zhuǎn)換，又實現(xiàn)了串并轉(zhuǎn)換，通過提供不同的時鐘網(wǎng)絡配合S19205就可以實現(xiàn)這三種10G接入方式。對于10G-LAN接入和10G-WAN接入而言，F(xiàn)PGA程序的處理流程是相同的，這樣，S19205在GT10的配合下，可以將10G-LAN和10G-WAN的差別屏蔽在FPGA功能處理之外，使得該設計結(jié)構(gòu)既可工作在10G-LAN模式，也可工作在10G-WAN模式，達到設計復用的目的。

　　4 測試與分析

　　高速數(shù)據(jù)中繼器設計制板完成后，還要將其置于整個路由器環(huán)境中進行性能測試，其測試結(jié)構(gòu)如圖三所示，最下面四個模塊組成了高速數(shù)據(jù)中繼器。

　 　圖 三：測試結(jié)構(gòu)圖

　　從圖中可以看出，測試時需要兩個10GbE接口，一個用于接收測試儀的數(shù)據(jù)報文，另外一個則是對經(jīng)過轉(zhuǎn)發(fā)處理和端口交換后的數(shù)據(jù)報進行處理后返回給測試儀進行分析。下面給出衡量系統(tǒng)性能的關鍵參數(shù)的測試情況。

　　測試中選用的數(shù)據(jù)包長是46、60、64、65、128、256、512、1024、1280、1508，測試時間是1分鐘，測試結(jié)果如下：

　　圖 四：系統(tǒng)時延測試曲線圖

　　由于我們的中繼器設計時的性能指標是可以達到10Gbps速率下40字節(jié)IP包的處理能力，在測試儀的吞吐量下不應該丟包，實際測試結(jié)構(gòu)在上述10種包長的情況下，IPv4和IPv6的單播、組播包的丟包率均為0。系統(tǒng)時延測試結(jié)果如圖四所示。從測試結(jié)果可以看出，高速數(shù)據(jù)中繼器應用在高速路由器中后完全滿足高速路由器對數(shù)據(jù)中繼要求的各項性能指標。

　　5創(chuàng)新點總結(jié)

　　本文的創(chuàng)新點是提出了一種基于FPGA的高速數(shù)據(jù)中繼器設計方案，并綜合分析了ASIC和NP等方法設計的高速網(wǎng)絡中繼器設計方法，在設計的功能和靈活性兩方面做了很好的權(quán)衡。從測試結(jié)果可以看出，本文設計很好地滿足了網(wǎng)絡處理的基本功能以及高速數(shù)據(jù)中繼的性能指標要求。