. 向更高速和更高信號頻率的每次新進步，都使總線對信號失真和異常更加敏感，這些異常可能破壞吞吐量并造成系統(tǒng)堵塞?！安⑿谢拇小睒藴蕦π盘柾暾詥栴}影響甚大。眾所周知，極高速電路很難檢測。 . 一種方法是用光背板來改善信號自身路徑；另一種改進信號完整性的方法是用均衡方法來修飾信號，盡量減少串擾。 . 很多設(shè)計人員對信號路徑采用更好的設(shè)計實踐經(jīng)驗，控制串擾和EMI。 . 大多數(shù)致力于信號完整性問題的工程師都同意，對于高速系統(tǒng)設(shè)計而言，仿真正在成為必需。 電子設(shè)計趨勢推升了設(shè)計的復(fù)雜度與速度，如多個高速總線的使用，因此帶來了新的信號完整性挑戰(zhàn)。有鑒于此，EDN邀請了一些做信號完整性工作的工程師召開了一次虛擬座談會，探討當前的危害情況，評估現(xiàn)有測試設(shè)備能在多大程度上符合要求，并確定如何從短期和長期兩方面改善信號完整性問題。當然，很多東西都會影響到信號完整性(參考文獻1)。在本次討論中，我們主要關(guān)注串擾與EMI(見附文：關(guān)注DESIGNCON上的信號完整性)。 問題何在？ 很多有經(jīng)驗的人都注意到了多個高速總線對信號完整性的影響，以及如何避免相關(guān)的問題。Tektronix公司高級技術(shù)與營銷經(jīng)理Chris Loberg與AssetInterTech公司設(shè)計驗證與測試副總裁Tim Caffee都認為，高速總線上工作裕度的縮減是這些挑戰(zhàn)的來源。 Loberg認為：“設(shè)計趨勢是更快的串行速度，超過10Gbit/s，沒有新的高性價比架構(gòu)能夠改善信號路徑的適應(yīng)性問題，如對EMI和串擾。因此，必須做像均衡這樣的信號調(diào)節(jié)，以盡量減少EMI與串擾的影響，讓接收器能夠精準地確定串行總線的邏輯變換?！?Loberg注意到，1或0變換之間的間隔時間正在不斷縮小，因此，在傳統(tǒng)上用于變換評估的眼圖中，EMI與串擾正在使眼“閉合”。工程師們不再能夠有效地評估信號完整性問題，因為對交越點與時序完整性的評估已變得更加困難。 Caffee指出，高速總線每發(fā)展一代，工作裕度都隨信號頻率的增加而縮減，產(chǎn)生了諸如抖動、符號間干擾(ISI )以及串擾等影響，對高速SerDes與存儲器通道的信號完整性是一種浩劫。速度和信號頻率每提高一步，總線都會對失真與異常更為敏感，可能導(dǎo)致流量的中斷或系統(tǒng)堵塞。 圖1中的眼圖展示了這一點，圖中顯示了不斷增加的信號頻率對三代假想高速總線的作用及結(jié)果，即縮小了總線上的工作裕度。隨著頻率的增加，即使最輕微的失真也可能損及信號的吞吐量。 Teledyne LeCroy公司信號完整性產(chǎn)品經(jīng)理Alan Blankman相信，更高的碼率(>25 Gbit/s)以及“并行化串聯(lián)”標準(如PCIExpress、40/100Gbase-R和InfiniBand)都是引起現(xiàn)在信號完整性問題的原因。他說：“更高碼率要求較高頻率成分有更快的邊沿，這樣，在連接器、過孔、封裝等阻抗失配處就會產(chǎn)生更大的反射，會有更高的損耗以及更多的串擾與EMI產(chǎn)生，因為增加了與鄰近走線的耦合。” 安捷倫技術(shù)公司信號完整性計劃經(jīng)理Shamree Howard補充說，較高的速度還給精確的數(shù)據(jù)捕捉帶來了麻煩，因為它需要精準的觸發(fā)。她認為，抖動的測量是確定高速數(shù)據(jù)鏈接特性的關(guān)鍵，并指出：“抖動的測量是很復(fù)雜( 即使給用戶提供了某種一鍵界面)，它要考慮時鐘恢復(fù)及鎖相環(huán)知識、抖動分解技術(shù)及其假設(shè)、串擾及其影響，以及不同的波形統(tǒng)計分析方法等”(參考文獻2)。Howard補充說，安捷倫的U4154A4-Gbit/s AXIe邏輯分析儀可以對小至100ps×100mV的眼開度做出可靠的測量(圖2)。 SignalConsulting公司的Howard Johnson也同意這點，大家都知道極高速電路很難檢測。Johnson說：“即使有這么一種可以完成任務(wù)的探頭，我們通常也沒辦法把它放到待測電路中的某個點上?！彼ㄗh采用協(xié)同仿真方法，或同時開發(fā)物理電路及其軟件仿真的方法。 Ransom ’s Notes 公司的Ransom Stephens注意到，盡管領(lǐng)先制造商擁有新的示波技術(shù)，但現(xiàn)在仍然沒有能明確地識別串擾的自動方法。最新測試產(chǎn)品提供了以誤碼率(BER)評估串擾作用的方法，但它們?nèi)际遣捎门懦ā?Stephens承認：“避免串擾的原理雖簡單，但實際上有時是不可能的。”當一個干擾信號做邏輯變換時，震蕩的輻射就造成了串擾，因此增加上升/下降時間能減少串擾。由于串擾就是一種干擾，因此增加走線間距也有很好效果。 Stephens建議：“不過我覺得，細心的差分設(shè)計是最佳措施。如果你真能讓差分偏移降下來，讓兩根走線幾乎完全相互依靠，那么差分信令就有好的機會來抑制串擾?！?如何改善SI？ Tektronix公司的Loberg認為，我們有幾個方法。首先就是改變和增強信號本身的路徑。一個辦法是采用光學背板。這個辦法正在逐步實現(xiàn)，但并非主流(想想Thunderbolt)。另一個改善信號完整性的方法是用均衡方法去修改信號，來盡量減少串擾。例如，可以對芯片做硬編碼，或編譯FPGA的代碼，實現(xiàn)信號均衡。另外，很多設(shè)計者通過對信號路徑的更好設(shè)計，來控制串擾和EMI 。 Asset InterTech公司的Caffee建議工程師在系統(tǒng)生命周期的每個主要階段(從設(shè)計到現(xiàn)場運行)，都要對總線的信號完整性做驗證，不過他也承認這是一個具有挑戰(zhàn)性的工作，因此不是一個普遍的方案。如果在原型板制造期間發(fā)現(xiàn)問題，則可能造成設(shè)計的變化；如果是在生產(chǎn)期間發(fā)現(xiàn)問題，則可能改變生產(chǎn)工藝。如果是在現(xiàn)場發(fā)現(xiàn)問題，則要對性能不良的系統(tǒng)、設(shè)計做查錯，下一代產(chǎn)品應(yīng)做設(shè)計變更，生產(chǎn)工藝變更，以減少退貨和保修問題。 Anritsu公司業(yè)務(wù)發(fā)展經(jīng)理HiroshiGoto建議將預(yù)加重作為一種有效的傳輸技術(shù)，以保持眼圖的開度。當傳輸速度增加到20Gbit/s甚至更高時，Goto建議采用一種3階或4階加重信號，以增加被加重的位數(shù)。 但是，要對每一階檢查與設(shè)定加重率的組合，這也是一個復(fù)雜的工作，在沒有定量指導(dǎo)情況下，難以找到理想的加重信號。 Goto稱，Anritsu開發(fā)了MP1825B四階加重與傳輸分析軟件，與MP1800A信號質(zhì)量分析儀B E R 測試套件(BERTS)一起使用，能根據(jù)待測設(shè)備(DUT)的“反相特性而找到理想的加重設(shè)置”(圖3) ?！斑@提升了眼的高度，維持了眼的開度，從而能在最短的時間內(nèi)做出更好的定量信號完整性分析。”仿真與驗證 大多數(shù)人都同意仿真正在成為高速系統(tǒng)設(shè)計的必需。安捷倫公司的Howard稱該公司的先進設(shè)計系統(tǒng)(ADS)是用于高速數(shù)字應(yīng)用的領(lǐng)先EDA軟件。 Teledyne LeCroy 公司的Blankman補充說，要檢測和減少串擾問題，設(shè)計人員必須能通過仿真方法，預(yù)測到近端和遠端串擾，并用測量來驗證仿真中采用的模型(圖4)。在驗證串擾模型時，設(shè)計人員要測量多個差分通道的S參數(shù)(對干擾源-受擾者模型是8個端口，對干擾源-受擾者-干擾源模型是12個端口，或者甚至有更多的端口數(shù))。 串擾的測量需要用實時示波器做垂直噪聲測量，這種設(shè)備可以從串行數(shù)據(jù)信號中提取出串擾。這些測量應(yīng)評估作為BER函數(shù)的眼圖閉合度，如抖動測量那樣。當然抖動測量也很重要。如同時測量抖動和噪聲，則獲得的串擾圖像要比單獨測量抖動更加復(fù)雜。 工具箱 測試設(shè)備供應(yīng)商正在努力發(fā)展自己的工具，以確定抖動的特性，改善信號完整性分析，因此對信號完整性工程師而言，最好的工具箱可能尚未出現(xiàn)。Signal Consulting的Joh nson預(yù)計，“下一個趨勢會是發(fā)展一種專用設(shè)備與測試軟件的混合體，目的是確定一個電源系統(tǒng)的特性，并為電源系統(tǒng)注入特定的測試電流波形?！盧ansom’sNotes的Stephens建議我們密切關(guān)注更多的串擾均衡技術(shù)。 那么，我們現(xiàn)在有什么？ 示波器。這里是大帶寬示波器真正展示自己價值的地方。Teledyne LeCroy的Blankman說，非歸零(NRZ)串行數(shù)據(jù)樣式的上升時間不到30ps。他指出，測試PCIe Gen3系統(tǒng)的接收器需要一臺13GHz帶寬的示波器，而發(fā)射器測試則需要20GHz的示波器。 Blankman 稱：“新興的多路設(shè)計甚至需要更多的通道數(shù)和帶寬，如InfiniBank和40/100GBase-R。這些標準的碼率達25Gbit/s和28Gbit/s。一般要求示波器頻率為基頻的四或五倍，即50 GHz~ 65 GHz 。由于InfiniBan k與40/100GBase-R是多路的，因此一次要有8、12甚至更多的通道，才能完全確定SI問題的特性?！盉lankman稱TeledyneLeCroy的LabMaster 10 Zi帶寬可達65GHz，并有一個ChannelSync架構(gòu)，可使最多80個通道同時在一臺儀器上工作。 網(wǎng)絡(luò)分析儀。對于確定多路系統(tǒng)的串擾特性，以及揭示DUT的頻率特性，網(wǎng)絡(luò)分析儀很重要。Anritsu公司的Goto指出，為了獲得最佳S參數(shù)數(shù)據(jù)，矢量網(wǎng)絡(luò)分析儀應(yīng)擴展其頻率的覆蓋范圍。他推薦Anritsu的VectorStarVNA，其頻率區(qū)間為70kHz~125GHz。 他警告說：“雖然頻率上限最受人關(guān)注，但一定要記住，在信號完整性應(yīng)用中，對最低可能頻率的精準測量才是關(guān)鍵。通常情況下，測量盡可能靠近直流可以改善模型精度，因為它提供了有助于建立一個高精度眼圖的精密數(shù)據(jù)?！?Blankman指出，大端口數(shù)的網(wǎng)絡(luò)分析儀可能很昂貴。他說TeledyneLeCroy的SPARQ系列網(wǎng)絡(luò)分析儀(圖4)用于信號完整性測量，提供了一種傳統(tǒng)VNA的較低成本選擇。(SPARQ意為“快速S參數(shù)”。

軟件。由于需要更多仿真，供應(yīng)商們正在開發(fā)與自己硬件相配合的軟件工具。Loberg指出了在Tektronix儀器上的串行數(shù)據(jù)鏈路分析(SDLA)(圖5)，它可以幫助工程師們在EDA環(huán)境(如Cadence Design Systems或Mentor Graphics)下做均衡仿真。Loberg解釋說：“軟件模型可以裝入到一臺示波器中，將模型屬性轉(zhuǎn)換為S參數(shù)；然后，我們可以將其作用放到示波器中的一個濾波器里。示波器就可以對均衡器的行為建立模型，成為被測量的信號，看我們是否可以打開眼圖。這種方案能夠?qū)⒕獾男Ч喜⒌绞静ㄆ髦衼矸治鲂阅堋！?TeledyneLeCroy 還在其SDAIII - Complete LinQ產(chǎn)品中提供了基于示波器的串行數(shù)據(jù)分析軟件。Blankman指出，關(guān)鍵是用基于示波器的軟件做眼圖、抖動與垂直噪聲分析。他說，用戶也需要用于分解或模擬各個設(shè)備與互連，以及適用于發(fā)射器和接收器均衡的工具包。Blankman補充說：“分析工具包還應(yīng)提供廣泛的圖表類型，能夠在頻率和時間上顯示出抖動與噪聲的變化與分布，從而了解噪聲與抖動的根源?！盉ERT。Howard說：“很多標準都規(guī)定要做接收器測試，而大多數(shù)人并不知道從何著手?！彼a充說，系統(tǒng)校準可能是測試中最難的部分，這種校準可確保測量的準確性。 Howard透露，與工程師一起工作時，她發(fā)現(xiàn)對PCIe 3.0重要信號的正確校準極具挑戰(zhàn)性。她說，安捷倫的N4903B J-BERT高性能串行BERT適合于Rx符合性測試。該儀器可以確定一個接收器的抖動容限特性，目標是驗證今天最常見串行總線標準的合規(guī)性，包括PCIe、SATA/SAS、DisplayPort以及USB。

Goto的建議是，當選擇BERT時，工程師應(yīng)選擇那些具有最低固有抖動的型號。例如，Anritsu的MP1800A固有時鐘抖動<350fs RMS。BERT還應(yīng)能夠針對各種生成的抖動類型，做出可重復(fù)和穩(wěn)定的抖動容限測試，如正弦、隨機，以及有界不相關(guān)抖動，以及可以測量高達32.1Gbit/s的擴頻時鐘。 嵌入式測試。檢探查測試焊片的年代幾近尾聲，尤其是對高速總線，因為這樣會損及信號。那么我們還有什么辦法？現(xiàn)在人們對嵌入式測試儀器的興趣越來越濃，可測試性設(shè)計運動能夠通過非侵入性的嵌入式儀器，提供接收方能看到的信號數(shù)據(jù)。Caffee說：“換句話說，是用軟接入來提供信號完整性工程師所需要的硬數(shù)據(jù)。” 嵌入式儀器已在芯片級特性分析、驗證與測試中使用了數(shù)年時間。不過，現(xiàn)在嵌入式儀器正被用于監(jiān)控和報告接收器獲得的數(shù)據(jù)。Caffee指出，嵌入式儀器的訪問均采用標準技術(shù)，如IEEE1149.1邊界掃描(JTAG)測試訪問端口。 Caffee說：“JTAG提供了對外部軟件平臺的訪問，這種平臺可以管理系統(tǒng)中的嵌入式儀器，對獲得的測試測量數(shù)據(jù)做編譯和分析(圖6)?！?隨著系統(tǒng)速度與復(fù)雜性的持續(xù)升高，未來的方向是尋求先進測量工具與定制仿真模型的技術(shù)的結(jié)合。不過歸根結(jié)底，改善信號完整性的最小阻力路徑還是一種業(yè)界的期待，即期望出現(xiàn)巧妙的舊式工程創(chuàng)新。 附文：關(guān)注DESIGNCON上的信號完整性 DesignCon 2013于1月28日-31日在Santa Clara(加州)Convention Center舉辦，會議日程包含了信號完整性論文和演示。如以下內(nèi)容： . 教程，“數(shù)g至40gbps以上高速I/O的設(shè)計與驗證，以及抖動、信號完整性與功率的優(yōu)化”，http://bit.ly/Xe2PcG； . 討論，“ 眼圖閉合的例子：日益嚴重的100G 困境”，http://bit.ly/12m6F7W； . 會議，“在時域、頻域和統(tǒng)計域中，對電源導(dǎo)致的有邊界、無關(guān)的抖動做大流量、高靈敏度測量”，http://bit.ly/TPPUwn； . 會議，“了解隨PRBS測試模式長度的增加而明顯增多的隨機抖動”