從圖1可以看出，DSP信號(hào)處理模塊在UIS系統(tǒng)中處于核心地位，將同時(shí)或依次處理各種不同的任務(wù)。該模塊對(duì)所執(zhí)行任務(wù)的合理安排以及該模塊與其它模塊之間的通信是整個(gè)UIS系統(tǒng)正常工作的關(guān)鍵。本文將重點(diǎn)介紹UIS系統(tǒng)中DSP信號(hào)處理模塊的設(shè)計(jì)。
2  DSP信號(hào)處理模塊的設(shè)計(jì)
    DSP信號(hào)處理模塊的核心——DSP采用TI公司的主流芯片TMS320C6701^[2～3]，主要具備以下特點(diǎn)：（1）運(yùn)算速度快。該芯片為浮點(diǎn)型，最高運(yùn)行頻率達(dá)150MHz，可以進(jìn)行并行計(jì)算，最多可具備八條流水線，最高運(yùn)行速度可達(dá)1000MFLOPS。（2）外部存儲(chǔ)空間大。通過(guò)片內(nèi)集成外設(shè)EMIF接口可無(wú)縫連接128K×32bit SBSRAM和兩塊4M×32bit的SDRAM。（3）豐富的片內(nèi)集成外設(shè)。具有三個(gè)多通道緩沖串口（McBSP）和四個(gè)DMA通道。（4）具有可訪問(wèn)DSP整個(gè)存儲(chǔ)空間的主機(jī)口（HPI）和32bit/33MHz的PCI主/從模式接口，便于DSP與PC機(jī)通過(guò)PCI總線以HPI方式進(jìn)行通信，支持多種加載模式。DSP信號(hào)處理模塊結(jié)構(gòu)圖如圖2所示。

2.1 DSP與FPGA的接口
    在UIS系統(tǒng)中，天線開(kāi)關(guān)的收發(fā)時(shí)序是靈活多變的，m序列的階數(shù)是在線可調(diào)的。為了保證本系統(tǒng)的適應(yīng)性和靈活性，m序列與時(shí)序產(chǎn)生模塊由FPGA器件構(gòu)成^[4]。FPGA器件選用Altera公司的EP1K50，其豐富的門資源（5萬(wàn)門）確保了日后該模塊的可升級(jí)性。模塊功能由硬件描述語(yǔ)言Verilog完成。DSP與FPGA的接口框圖如圖3所示，DSP通過(guò)接口模塊把m序列的階數(shù)和時(shí)序參數(shù)傳遞到FPGA并啟動(dòng)FPGA工作。

    TMS320C6701 DSP具有三個(gè)多通道緩沖串口，并可配置為通用I/O口。在DSP信號(hào)處理模塊中，將TMS320C6701 DSP的McBSP1、McBSP2的管腳CLKX、FSX、CLKR、FSR設(shè)置為通用I/O口，通過(guò)八個(gè)I/O口實(shí)現(xiàn)DSP與FPGA的通信，傳送相關(guān)參數(shù)；FPGA中的接口模塊按照規(guī)定的協(xié)議將相關(guān)參數(shù)傳送到m序列與時(shí)序產(chǎn)生模塊轉(zhuǎn)換為m序列的階數(shù)和時(shí)序參數(shù)，從而實(shí)現(xiàn)DSP在線調(diào)整m序列的階數(shù)和時(shí)序參數(shù)，大大提高了系統(tǒng)的靈活性。
2.2 DSP與接收機(jī)的接口
    接收機(jī)接收到數(shù)據(jù)后由接收機(jī)的串口輸出數(shù)字，經(jīng)過(guò)DSP的McBSP0送到DSP，再經(jīng)EMIF送到外部擴(kuò)展存儲(chǔ)區(qū)SBSRAM（以下簡(jiǎn)稱DSP緩存區(qū)）；在接收到一塊數(shù)據(jù)后，將這塊數(shù)據(jù)送到DSP的外部擴(kuò)展存儲(chǔ)區(qū)SDRAM（以下簡(jiǎn)稱DSP計(jì)算區(qū)），供DSP進(jìn)行相關(guān)運(yùn)算。
    DSP信號(hào)處理模塊分配DMA CH0服務(wù)于McBSP0,指定DMA CH0的同步事件為串口接收事件（REVT0）。McBSP0每接收到一個(gè)數(shù)據(jù)時(shí)，就啟動(dòng)一個(gè)REVT0事件，驅(qū)動(dòng)DMA CH0將接收數(shù)據(jù)寄存器（DRR）中的數(shù)據(jù)搬移到DSP緩存區(qū)。當(dāng)DMA CH0搬移完一塊數(shù)據(jù)時(shí)，副控寄存器中的塊傳輸中斷使能標(biāo)志位（以下簡(jiǎn)稱BLOCK IE）發(fā)生變化，從而產(chǎn)生中斷。在中斷服務(wù)程序中，初始化并啟動(dòng)DMA CH1將數(shù)據(jù)從DSP緩存區(qū)送到DSP計(jì)算區(qū)，同時(shí)重新初始化BLOCK IE，以便觸發(fā)下一次中斷。
2.3 DSP數(shù)據(jù)處理與相關(guān)運(yùn)算
    如圖4所示，DMA CH1在搬移接收數(shù)據(jù)的同時(shí)也將塊接收完成標(biāo)志字（0xf0f0）搬移到DSP計(jì)算區(qū)，DSP不斷查詢DSP計(jì)算區(qū)中的標(biāo)志字（其初始化值為0x0f0f），若其為0xf0f0，則認(rèn)為接收數(shù)據(jù)已搬移到DSP計(jì)算區(qū)；然后把該標(biāo)志字改寫(xiě)為0x0f0f，以便在對(duì)下一次塊接收數(shù)據(jù)進(jìn)行有效查詢的同時(shí)將本塊數(shù)據(jù)進(jìn)行相關(guān)運(yùn)算。
    相關(guān)算法是數(shù)據(jù)處理的核心，其功能是計(jì)算序列與接收碼的移位相關(guān)，從公式（5）可以看出，由此將得到電離層的沖擊函數(shù)，即系統(tǒng)模型。相關(guān)算法用DSP專用的匯編語(yǔ)言實(shí)現(xiàn)。經(jīng)過(guò)編譯工具的三級(jí)優(yōu)化，可進(jìn)入深度流水和并行執(zhí)行狀態(tài)，極大地提高了DSP的運(yùn)算效率，縮短了程序執(zhí)行時(shí)間。
    TMS320C6701的150MHz的運(yùn)行速度以及相關(guān)算法代碼的高效確保了在接收兩次塊數(shù)據(jù)的間隙內(nèi)相關(guān)算法已完成且處理結(jié)果已搬移到DSP輸出緩沖區(qū)，因此不會(huì)造成本塊數(shù)據(jù)還沒(méi)有處理完就被下塊數(shù)據(jù)覆蓋的錯(cuò)誤，保證了相關(guān)運(yùn)算結(jié)果的正確性。
    相關(guān)計(jì)算完畢后，將運(yùn)算結(jié)果送到輸出緩存區(qū)，供PC機(jī)讀取。
2.4 DSP與PC機(jī)的通信
    TMS320C6701內(nèi)部結(jié)構(gòu)的最大特點(diǎn)是片內(nèi)提供多種集成外設(shè)，擁有可以訪問(wèn)DSP整個(gè)存儲(chǔ)空間的主機(jī)口（HPI）和32bit/33MHz PCI主/從模式接口。如圖5所示，通過(guò)外接專用PCI接口芯片AMCCS5933實(shí)現(xiàn)DSP與PC機(jī)通信的硬件接口^[5]。

    PC機(jī)端采用Visual C++6.0作為開(kāi)發(fā)平臺(tái)，基于TI公司提供的動(dòng)態(tài)鏈接庫(kù)Evm6x.dll開(kāi)發(fā)PC機(jī)與DSP的通信程序。
    PC機(jī)端通過(guò)DSP的HPI口初始化DSP，轉(zhuǎn)載DSP程序代碼，輸入系統(tǒng)探測(cè)參數(shù)，啟動(dòng)DSP工作，訪問(wèn)DSP整個(gè)存儲(chǔ)空間，從DSP的處理結(jié)果緩存區(qū)讀取運(yùn)算后的結(jié)果^[6]。
    通過(guò)試驗(yàn)，獲得了電離層的垂測(cè)數(shù)據(jù)，驗(yàn)證了本系統(tǒng)的可行性，特別是DSP信號(hào)處理模塊工作的正確性。圖6是2003年5月19日武漢當(dāng)?shù)貢r(shí)間上午10點(diǎn)28分散射函數(shù)的垂測(cè)實(shí)驗(yàn)結(jié)果，發(fā)射頻率為8.6MHz。從圖中可以看到，無(wú)Es層時(shí)，F(xiàn)層回波明顯，且O波、X波間距變大。