一、背景：

　　最近正在接手一個項目，核心芯片既是LPC17XX系列MCU，內(nèi)核為ARM的Cotex-M3內(nèi)核。

　　想要玩轉(zhuǎn)一個MCU，就一定得搞定其時鐘！

　　時鐘對MCU而言，就好比人類的心臟。由其給AHB、APB總線供給血液（時鐘頻率），而掛在AHB（Advance High Bus）總線上的器件就像是我們的各個器官，掛在APB（Adance Peripheral Bus）總線的外設(shè)就像是人類的四肢。各個器官和四肢只有在你的血液（時鐘頻率）供給恰到好處時才能正常運轉(zhuǎn)。

　　本篇文章既是對LPC17xx系列的時鐘結(jié)構(gòu)及其配置方法做個介紹與總結(jié)。

二、正文：

　　二話不說，先上一張LPC17xx時鐘。

　　由圖所示，MCU最原始的時鐘動力來自于上圖三個地方之一，

　　　　osc_clk-->由外接在”XTAL1”，”XTAL2”的晶振來提供時鐘源；

　　　　rtc_clk-->由外接在”RTCX1”，”RTCX2”的晶振來提供時鐘源；

　　　　irc_osc-->由MCU內(nèi)部自帶的晶振來提供時鐘源。

　　又由圖知，LPC1700系列一共有4大類時鐘，

　　供給CPU直接使用的CCLK時鐘；

　　供給USB使用的usb_clk時鐘；

　　供給看門狗使用的wd_clk時鐘；

　　供給各種外設(shè)使用的pclk時鐘；

　　CCLK時鐘由主PLL（PLL0）或者直接由三個晶振源之一來提供；

　　usb_clk時鐘由主PLL（PLL0）或者PLL1提供；

　　pclk時鐘由CCLK分頻得來；

　　wd_clk時鐘由”rtc_clk” 或者 “irc_osc”提供時鐘。

　　接下來該說如何配置時鐘了：

　　1、 配置CPU時鐘（CCLK） ：

　　CPU時鐘CCLK若是由PLL0提供的，那么PLL0會先將供給它的時鐘進(jìn)行升頻，升頻之后，再降頻供CPU使用，即CCLK，

　　至于為何要先升頻再降頻，暫時未知，也許單純的是PLL的工作機(jī)制吧。以下即配置CPU時鐘（CCLK）的具體過程：

　　a、 描述主振蕩器——即主振蕩器大小范圍多少，有沒有穩(wěn)定等，配置的寄存器為“SCS”。

　　b、 配置外設(shè)時鐘：

　　這里要注意！按照正常思維順序走的話，“b”這一步應(yīng)該在所有步驟之后，，但是LPC17xx系列的MCU規(guī)定，在enable PLL0前，

　　要先把外設(shè)時鐘配置完成，所以，要先配置外設(shè)時鐘。

　　PLL0升頻再降頻后，會生成一個CCLK時鐘，該CCLK經(jīng)過再次分頻即可得到所有外設(shè)的外設(shè)時鐘。

　　外設(shè)時鐘的配置，既是根據(jù)各個外設(shè)的時鐘需求，來分別獨立的對CCLK分頻取得。

　　每個系列MCU均有其最大工作頻率CCLK，以不超過該最大工作頻率為準(zhǔn)，配置CCLK降頻（分頻）大小的寄存器為“CCLKCFG”。

　　配置外設(shè)時鐘的寄存器分別為“PCLKSEL0/1”

　　在配置外設(shè)時鐘前，先考慮由PPL0升頻多少降頻多少才可得到想要的CCLK值，而這實際上是“d”步驟考慮的，所以此處的邏輯

　　會有點亂。在閱讀過程中，可跳過該步驟，直接看“c”步驟，最后跳回來看“b”步驟，但實際操作得按該步驟來。

　　c、 從這三個振蕩器選擇供給PLL0的時鐘，配置的寄存器為“CLKSRCSEL”。

　　d、 配置“PLL0CFG”寄存器，來設(shè)置PLL0升頻值及降頻值的大小，寄存器截圖如下：

　　M即是倍頻值，N即分頻值，當(dāng)使用晶振源為”rtc_clk”時，M值參照表4.8所建議的值。

　　PLL0計算方法如下圖：

　　　　計算PLL0時，各個計算變量參數(shù)的意義如下圖：

　　e、 最后使能PLL0時鐘并選擇是否選用PLL0作為CCLK的輸入時鐘，操作的寄存器為“PLL0CON”

　　f、 舉個例子：MCU外接晶振為12MHZ，我需要CPU工作在頻率100MHZ。那么根據(jù)式子，M = 100， N = 6。

　　Fcco = (2 * 100 * 12MHZ) / 6 =400MHZ。然后4分頻，最后得到CCLK為100MHZ。

　　配置代碼如下：

#if(PLL0_SETUP)LPC_SC->PLL0CFG=PLL0CFG_Val;LPC_SC->PLL0CON=0x01;/*PLL0Enable*/LPC_SC->PLL0FEED=0xAA;LPC_SC->PLL0FEED=0x55;while(!(LPC_SC->PLL0STAT&(1<<26)));/*WaitforPLOCK0*/LPC_SC->PLL0CON=0x03;/*PLL0Enable&Connect*/LPC_SC->PLL0FEED=0xAA;LPC_SC->PLL0FEED=0x55;#endif

　　2、 USB時鐘的配置：

　　如整體時鐘圖示，USB時鐘只能由PLL0或者PLL1提供，并且！若USB時鐘由PLL0提供，那么PLL0的時鐘源必須是外部 晶振！

　　USB需要一個占空比為50%的48MHZ的時鐘源，也就是說，PLL1或者PLL0分頻出來的時鐘Fcco必須為48MHZ的偶數(shù)倍數(shù)，

　　以便為USB提供合適的時鐘。

　　A、 若由PLL0提供，那么由“1”步驟配置完P(guān)LL0，通過USB分頻器獲得滿足條件的USB時鐘即可。

　　舉個例子：USB的CLK要求為48MHZ，那么PLL0主頻配置為48MHZ的偶數(shù)倍，然后通過USB時鐘分頻器分頻，

　　來獲得符合要求的時鐘。

　　B、 若由PLL1提供，那么就得說說PLL1是如何配置的：

　　a、 PLL1僅支持10MHZ到25MHZ范圍內(nèi)的時鐘輸入，且只能是外部時鐘源，所以時鐘源不用選擇；

　　b、 設(shè)置PLL1的“M”值與“P值”，PLL1類似于PLL0，也是會有一個先升頻后降頻的過程，但可以看出PLL1算是USB的一個

　　特供時鐘源，所以每個值的限制條件會比較多。

　　PLL1輸出頻率的公式：

　　Fcco頻率可按如下公式計算：

　　注意：

　　Fosc（時鐘源）的頻率范圍必須為10MHZ~25MHZ，

　　USBCLK必須為48MHZ，

　　Fcco的范圍為：156MHZ~320MHZ；

　　舉個例子：

　　輸入的外部晶振為12MHZ，配置“M”的值為4，“P”的值為2，按公式計算可得PLL1升頻后為192MHZ，然后分頻到48MHZ

　　供給USB使用。

PLL1配置代碼如下：

#if(PLL1_SETUP)LPC_SC->PLL1CFG=PLL1CFG_Val;LPC_SC->PLL1CON=0x01;/*PLL1Enable*/LPC_SC->PLL1FEED=0xAA;LPC_SC->PLL1FEED=0x55;while(!(LPC_SC->PLL1STAT&(1<<10)));/*WaitforPLOCK1*/LPC_SC->PLL1CON=0x03;/*PLL1Enable&Connect*/LPC_SC->PLL1FEED=0xAA;LPC_SC->PLL1FEED=0x55;#elseLPC_SC->USBCLKCFG=USBCLKCFG_Val;/*SetupUSBClockDivider*/#endif

　　3、 看門狗wd_clk還未使用，下次要配時，再做記錄。

三、總結(jié)：

　　不論是cotex-m3內(nèi)核的LPC17xx系列、STM32系列，還是更高階的arm9，arm11，時鐘才是是摸透它們的最佳切入點。

　　就實際使用來說，使用MCU既是使用各種外設(shè)，或者實現(xiàn)各種通信。不論何種外設(shè)，何種通信（UART、IIC、CAN、USB等），

　　其能正確工作的關(guān)鍵就在于要給定正確合適的時鐘。時鐘的選法就采用MCU芯片手冊上的時鐘圖來倒推回去，

　　首先根據(jù)外設(shè)的需求確定外設(shè)時鐘，接著考慮CPU的時鐘，然后在反推到最初的時鐘源的選擇。

　　完畢，在此做個記錄，以便下次參考。